单片式像素探测器列级低功耗ADC读出技术研究

The topic of this project is the R&D of a low-power front-end readout circuit for Monolithic Active Pixel Sensors (MAPS) which will be used in the vertexing detector and tracking detector in the future collider. At present, the development of MAPS is based on the deep submicron CMOS process. The architecture of the state-of-the-art MAPS towards the inner lays of the vertex detector is mainly composed of a pixel array with small pixel pitch and the binary read-out circuit, and therefore having high spatial resolution and high power consumption. However, the outer layers of the vertex detector and tracker, which have the largest sensitive area of the total detector, require minimizing the power consumption of MAPS. This project towards the specifications of the outer layers will employ large pixel pith with an ADC converter at the end of each column. In this case, the number of pixels will be reduced, therefore reducing the integration time and power consumption. The loss in spatial resolution due to the sizeable pitch can be compensated by the column-level ADC. Also the ADC will be designed in a self-triggered operation mode to save power. All the efforts is to master the technical skills including the MAPS front-end electronics design and low power circuit design with deep submicron CMOS process, and also to build a solid foundation for the future design of high performance MAPS.

针对未来粒子对撞机的顶点探测器（Vertexing detector）和径迹探测器（Tracking detector），开展单片式像素探测器（MAPS）低功耗读出电路技术的研究。目前MAPS研发转向深亚微米CMOS工艺，主流的芯片结构针对顶点探测器的内层，采用小尺寸像素和二进制读出方式，空间分辨率高，但功耗较大。而对于外层的顶点探测和径迹探测，由于传感面积较大，要求芯片功耗更低。本项目针对探测器外层需求，优化改进像素探测器结构，适当增加像素的尺寸，并采用列级模数转换器（ADC）读出，在保证有效空间分辨率的前提下，降低芯片的功耗，并缩短芯片的积分时间。同时，ADC将采用自触发的工作模式，有效降低功耗。通过对列级低功耗ADC读出电路的设计研究，掌握MAPS像素探测器的前端电子学技术以及深亚微米工艺低功耗电路的设计方法，为今后实现高性能MAPS探测器奠定坚实的基础。

根据CEPC径迹探测器要求，优化改进像素探测器结构，适当增加像素尺寸，并采用列级模数转换器（ADC）读出，取代原有的鉴别器读出，一方面多位像素信息能有效提高探测器的位置分辨率，另一方面，在保证相同分辨率情况下，增大像素尺寸能够减小像素阵列，这对于降低占有面积较大的外层径迹探测器功耗有很大帮助。.为开展这一研究，主要完成了以下研究内容：.（1）通过对MIMOSA系列芯片以及实验室原型芯片的测试结果总结、分析，确定每列由3位ADC读出取代1位鉴别器读出，同时确定了其设计指标。.（2）通过对比不同结构的ADC能量效率，选定SAR ADC作为列读出电路结构，目前完成了SAR ADC的原理图和版图设计。.（3）通过gm/id能量效率设计方法设计低功耗电路，完成了在0.18 µm工艺下，晶体管的特性曲线仿真，其中包括gm/id与Vov (过驱动电压)、ft (特征频率)、id/w的关系曲线。依据这种设计方法，完成了SAR ADC读出电路设计。.实验室完成了首个针对CEPC径迹探测器的原型芯片设计，并基于Towerjazz 0.18 μm CMOS CIS (CMOS imager sensor)工艺成功流片。芯片采用模拟输出、逐行扫描的工作方式，工作时钟频率为2MHz，像素阵列为64行×16列，读出速度为32 μs/帧，总共9组像素阵列，每组像素阵列输出由地址译码单元控制，芯片面积为2 mm × 7.88 mm，目前芯片处于测试阶段。.完成了SAR ADC的原理图和版图设计，并通过了Corner仿真和版图DRC、LVS检查。仿真结果显示其性能很好的满足我们的指标要求，电路设计基于Towerjazz 0.18 μm CMOS工艺，采样频率为12.5 MHz，平均功耗为90 μW，同时DNL小于0.25 LSB，INL小于0.5 LSB，每列ADC面积为30 µm x 170 µm。.通过本项目研究，我们掌握了像素探测器的读出电路技术以及低功耗设计方法，为将来集成像素阵列提供了依据，也为开展高性能像素探测器研发奠定了坚实基础。

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