高性能CPU中动态逻辑电路的低功耗方法学研究

结题报告

项目介绍

AI项目解读

基本信息

批准号：
61204040
项目类别：
青年科学基金项目
资助金额：
24.0万
负责人：
汪金辉
依托单位：
北京工业大学
学科分类：
F0402.集成电路设计
结题年份：
2015
批准年份：
2012
项目状态：
已结题
起止时间：
2013-01-01 至2015-12-31

项目参与者：
吴武臣；侯立刚；刘刚； EbyG·Friedman；耿淑琴；张旺；朱佳辉；刘文斌；朱士群；
关键词：
数据通路片上存储器低功耗动态逻辑电路

项目摘要

Dynamic logic circuits are widely applied in data path and on-chip memory (such as Caches, Register Files) of modern CPU due to the superior speed and area characteristics. However, with the development of IC technology, the high power comsumption of dynamic logic circuit has become one of the primary design constraints in high performance CPU. This project focus on low power solutions for dynamic circuits in both data path and on-chip memory, respectively. The research contents in this project are as follows: 1. The charge recycle technique is proposed to optimize the Zipper dynamic circuits. Combined with a new component selected model, low power date path design is achieved; 2. The optimum sleep vector of dynamic bit-line in on-chip memory is investigated to minimze the leakage power, while taking into account multiple important factors including application cases, design parameters, manufacturing technologies, PVT variations, aging effect, and standby interval. In addition, a novel Clock Biased technique is presented for on-chip memory to enhance the access speed and reduce the power simultaneously. The result of this project can greatly contribute to developing low power and high performance CPU with independent intellectual property right in China.

动态逻辑电路以速度快、版图面积小的优良特性被广泛应用于CPU的数据通路和片上存储器（Caches，Register Files等）中。然而，随着集成电路工艺的不断发展，动态逻辑电路过高的功耗已成为高性能CPU的设计瓶颈。本项目分别对数据通路和片上存储器中的动态逻辑电路提出低功耗解决方案。具体内容包括：1. 提出电荷复用技术来优化Zipper动态逻辑电路，并基于最优部件选择模型，实现低功耗数据通路的设计；2. 研究片上存储器动态位线的最佳休眠矢量的选取，考虑应用需求、电路设计参数、制造工艺、PVT浮动、老化效应、休眠时间等多个重要因素的影响，使休眠动态位线产生最小的泄漏电流，同时提出Clock Biased技术，在提高位线运算速度的同时，有效的降低功耗，进而完成低功耗片上存储器的设计。项目的研究成果，对于我国开发具有自主知识产权的低功耗、高性能CPU具有重要的理论价值和实际应用意义。

结项摘要

随着信息技术的高速发展，人们对计算机的性能提出了更高的要求，而作为计算机心脏的CPU成为发展的重中之重，在此背景下动态逻辑电路应运而生。动态逻辑电路以速度快、版图面积小的优良特性被广泛应用于CPU的数据通路和片上存储器中，用来减小关键路径的延迟时间进而提高CPU的工作频率。本项目首先研究了数据通路中动态逻辑电路的功耗优化策略：提出应用驱动的动态逻辑电路的优化流程和电荷复用技术，研究在特定性能约束下，功耗最小的数据通路的设计策略；提出数据通路中基于数据驱动的动态逻辑电路的桶形移位器设计。然后，本项目研究了片上存储器中动态逻辑电路的功耗优化策略：主要研究了片上存储器中动态逻辑位线的最佳休眠矢量的选取策略，提出了高性能和低功耗存储单元设计-三态存储单元和非挥发存储单元。最后，验证芯片的设计中提出IO复用技术。. 项目组按原定三年的计划开展了研究，并取得了预期的研究成果。迄今为止，项目组在国内外知名期刊和会议发表研究论文29篇，SCI检索期刊论文4篇，EI检索期刊和会议论文26篇，国际会议分组报告14次，申请专利10项，取得授权专利3项，译著1部（将与2016年出版）。. 项目的研究成果，对于我国开发具有自主知识产权的高性能CPU具有重要的理论价值和实际应用意义，这将有助于加强我国高性能芯片设计的国际竞争力，有助于信息技术的突破和信息产业的升级，关系到国家的信息安全，关系到国家核心竞争力的提高和国家持续发展力的增强。