A compiler infrastructure for accelerator generators
A compiler infrastructure for accelerator generators
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加速器生成器的编译器基础设施
DOI：
10.1145/3445814.3446712
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发表时间：
2021
期刊：
影响因子：
--
通讯作者：
Sampson, Adrian
中科院分区：
文献类型：
--
作者：
Nigam, Rachit;Thomas, Samuel;Li, Zhijing;Sampson, Adrian
我们提出了Calyx，一种新的中间语言（IL）编译成硬件设计的高级程序。Calyx结合了一个类似硬件的结构化语言和一个类似软件的控制流表示与循环和条件。这种分裂表示使一类新的硬件为重点的优化，需要结构和控制流的信息，这是至关重要的高层次的编程模型的硬件设计。Calyx编译器使用有限状态机降低控制流结构，并生成可合成的硬件描述。我们已经在一个优化编译器中实现了Calyx，该编译器将高级程序转换为硬件。我们演示了花萼使用两个DSL到RTL编译器，脉动阵列生成器和一个最近的命令式加速器语言，并将它们与使用高级合成（HLS）生成的等效设计进行比较。脉动阵列比HLS实现快4.6倍，平均大1.11倍，并且类似HLS的命令式语言编译器是高度优化的商业HLS工具链的几个因素之一。我们还描述了Calyx编译器中实现的三种优化。
We present Calyx, a new intermediate language (IL) for compiling high-level programs into hardware designs. Calyx combines a hardware-like structural language with a software-like control flow representation with loops and conditionals. This split representation enables a new class of hardware-focused optimizations that require both structural and control flow information which are crucial for high-level programming models for hardware design. The Calyx compiler lowers control flow constructs using finite-state machines and generates synthesizable hardware descriptions.We have implemented Calyx in an optimizing compiler that translates high-level programs to hardware. We demonstrate Calyx using two DSL-to-RTL compilers, a systolic array generator and one for a recent imperative accelerator language, and compare them to equivalent designs generated using high-level synthesis (HLS). The systolic arrays are 4.6× faster and 1.11× larger on average than HLS implementations, and the HLS-like imperative language compiler is within a few factors of a highly optimized commercial HLS toolchain. We also describe three optimizations implemented in the Calyx compiler.
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