Partial Order Reduction for Timed Circuit Verification Based on a Level Oriented Model
Partial Order Reduction for Timed Circuit Verification Based on a Level Oriented Model
复制标题
基于面向水平模型的定时电路验证的偏阶约简
DOI：
--
复制
发表时间：
2003
期刊：
影响因子：
--
通讯作者：
Tomoya Kitai
中科院分区：
文献类型：
--
作者：
Tomoya Kitai
登录
查看更多内容
重新审视定时轨迹理论验证框架
DOI：
--
发表时间：
2001
期刊：
Proceedings of the Asian Test Symposium
影响因子：
--
作者：
Bin Zhou;T. Yoneda;C. Myers
通讯作者：
C. Myers
使用 POSET 验证定时系统
DOI：
10.1007/bfb0028762
发表时间：
1998
期刊：
J. Comput. Syst. Sci.
影响因子：
--
作者：
W. Belluomini;C. Myers
通讯作者：
C. Myers
DOI：
10.1007/3-540-60045-0_50
发表时间：
1995
期刊：
--
影响因子：
--
作者：
K. McMillan
通讯作者：
K. McMillan
STARI：组合和分层时序验证的案例研究
DOI：
10.1007/3-540-63166-6_20
发表时间：
1997
期刊：
--
影响因子：
--
作者：
S. Tasiran;R. Brayton
通讯作者：
R. Brayton
DOI：
10.1109/async.1999.761527
发表时间：
1999
期刊：
Proceedings. Fifth International Symposium on Advanced Research in Asynchronous Circuits and Systems
影响因子：
--
作者：
T. Yoneda;Hiroshi Ryu
通讯作者：
Hiroshi Ryu