High-Throughput Logic Timing Simulation on GPGPUs
High-Throughput Logic Timing Simulation on GPGPUs
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GPGPU 上的高吞吐量逻辑时序仿真
DOI：
10.1145/2714564
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发表时间：
2015
期刊：
影响因子：
--
通讯作者：
Hans-Joachim Wunderlich
中科院分区：
文献类型：
--
作者：
Stefan Holst;Michael E. Imhof;Hans-Joachim Wunderlich
许多EDA任务，如测试集特性或功耗，功率下降和温度发展的精确估计，需要大量的时间感知门级逻辑仿真。到目前为止，这样的表征已经可行的，只有相当小的设计或降低精度，由于高的计算需求，这里提出的新的仿真系统是能够加速这样的任务超过两个数量级，并提供了第一次快速和全面的时序模拟工业规模的设计。GPGPU加速模拟器首次支持危险、脉冲滤波和引脚间延迟，并且可以轻松扩展到更真实的延迟模型和其他应用。一个复杂的映射，高效的内存利用率和访问模式，以及最小的同步和控制流发散，能够充分发挥GPGPU架构的潜力。为了提供这样的映射，我们联合收割机第一次结合了基于事件的时序仿真和基于GPU的门级仿真器中使用的多维并行的多功能性。其结果是一个吞吐量优化的时序仿真算法，它并行运行许多仿真实例，同时充分利用电路内的门并行性。
Many EDA tasks such as test set characterization or the precise estimation of power consumption, power droop and temperature development, require a very large number of time-aware gate-level logic simulations. Until now, such characterizations have been feasible only for rather small designs or with reduced precision due to the high computational demands.The new simulation system presented here is able to accelerate such tasks by more than two orders of magnitude and provides for the first time fast and comprehensive timing simulations for industrial-sized designs. Hazards, pulse-filtering, and pin-to-pin delay are supported for the first time in a GPGPU accelerated simulator, and the system can easily be extended to even more realistic delay models and further applications.A sophisticated mapping with efficient memory utilization and access patterns as well as minimal synchronizations and control flow divergence is able to use the full potential of GPGPU architectures. To provide such a mapping, we combine for the first time the versatility of event-based timing simulation and multi-dimensional parallelism used in GPU-based gate-level simulators. The result is a throughput-optimized timing simulation algorithm, which runs many simulation instances in parallel and at the same time fully exploits gate-parallelism within the circuit.
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