Impact of random telegraph noise on CMOS logic delay uncertainty under low voltage operation
Impact of random telegraph noise on CMOS logic delay uncertainty under low voltage operation
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低电压操作下随机电报噪声对 CMOS 逻辑延迟不确定性的影响
DOI：
10.1109/iedm.2012.6479104
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发表时间：
2012
期刊：
影响因子：
--
通讯作者：
H. Onodera
中科院分区：
文献类型：
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作者：
Takashi Matsumoto;Kazutoshi Kobayashi;H. Onodera
通过测量采用商用40 nm工艺制造的2520个ROS，描述了RTN引起的延迟波动的统计特性。少量样品具有较大的RTN引起的时延波动。在低电源电压(0.65V)下，RTN引起的延迟波动高达标称振荡频率的10.4%。通过略微增加晶体管尺寸，在0.75V工作电压下，频率不确定度可降低50%以上。针对RTN引起的CMOS逻辑延迟不确定性，阐明了电路设计者可以改变的参数对设计结果的影响。
Statistical nature of RTN-induced delay fluctuation is described by measuring 2,520 ROs fabricated in a commercial 40 nm CMOS technology. Small number of samples have a large RTN-induced delay fluctuation. RTN-induced delay fluctuation becomes as much as 10.4% of nominal oscillation frequency under low supply voltage (0.65V). By slightly increasing the transistor size, more than 50% reduction of frequency uncertainty can be achieved under 0.75V operation. The impact of the parameters that can be changed by circuit designers is clarified in view of RTN-induced CMOS logic delay uncertainty.
RTN对CMOS逻辑电路性能波动的影响
DOI：
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发表时间：
2011
期刊：
影响因子：
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作者：
伊東;松本;西澤;砂川;小林;小野寺
通讯作者：
小野寺
变异建模及其对设计的影响
DOI：
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发表时间：
2008
期刊：
影响因子：
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作者：
W. Matsubara;S. Inenaga;A. Ishino;A. Shinohara;T. Nakamura;K. Hashimoto;Hidetoshi Onodera
通讯作者：
Hidetoshi Onodera