MemPol: Policing Core Memory Bandwidth from Outside of the Cores
MemPol: Policing Core Memory Bandwidth from Outside of the Cores
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MemPol：从核心外部监管核心内存带宽
DOI：
10.1109/rtas58335.2023.00026
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发表时间：
2023
期刊：
影响因子：
--
通讯作者：
Mancuso, Renato
中科院分区：
文献类型：
--
作者：
Zuepke, Alexander;Bastoni, Andrea;Chen, Weifan;Caccamo, Marco;Mancuso, Renato
在今天的多处理器单片系统（MP- SoC）中，共享内存子系统是一个已知的时间干扰源。该问题导致逻辑上独立的内核相互影响性能，从而导致悲观的最坏情况执行时间（WCET）分析。缓解干扰最实用的技术之一是通过节流来调节内存。传统的调节方案依赖于定时器和性能计数器中断的组合，在运行实时工作负载的相同核心上交付和处理。不幸的是，为了防止过多的开销，只能在毫秒级的粒度上执行规则。在这项工作中，我们提出了一种新的核心外部调节机制，以微秒级监控主存中应用程序核心活动的性能计数器。该方法对核心上的应用程序完全透明，并且可以使用广泛可用的片上调试工具来实现。所提出的机制还允许更复杂的度量组合来制定负载感知调节。例如，它允许在内核之间重新分配未使用的带宽，同时保持所有内核的总内存带宽低于给定的阈值。我们在许多嵌入式平台上实施了我们的方法，并使用SD-VBS对Xilinx Zynq UltraScale+ZCUl02平台进行了深入的评估。
In today’s multiprocessor systems-on-a-chip (MP- SoC), the shared memory subsystem is a known source of temporal interference. The problem causes logically independent cores to affect each other’s performance, leading to pessimistic worstcase execution time (WCET) analysis. One of the most practical techniques to mitigate interference is memory regulation via throttling. Traditional regulation schemes rely on a combination of timer and performance counter interrupts to be delivered and processed on the same cores running real-time workload. Unfortunately, to prevent excessive overhead, regulation can only be enforced at a millisecond-scale granularity. In this work, we present a novel regulation mechanism from outside the cores that monitors performance counters for the application core’s activity in main memory at a microsecond scale. The approach is fully transparent to the applications on the cores, and can be implemented using widely available onchip debug facilities. The presented mechanism also allows more complex composition of metrics to enact load-aware regulation. For instance, it allows redistributing unused bandwidth between cores while keeping the overall memory bandwidth of all cores below a given threshold. We implement our approach on a host of embedded platforms and carry out an in-depth evaluation on the Xilinx Zynq UltraScale+ZCUl02 platform using the SD-VBS.
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通讯作者：
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R. Pellizzoni