FLASH: FPGA-Accelerated Smart Switches with GCN Case Study
FLASH: FPGA-Accelerated Smart Switches with GCN Case Study
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FLASH：采用 GCN 的 FPGA 加速智能开关案例研究
DOI：
10.1145/3577193.3593739
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发表时间：
2023
期刊：
影响因子：
--
通讯作者：
Li, Ang
中科院分区：
文献类型：
--
作者：
Haghi, Pouya;Krska, William;Tan, Cheng;Geng, Tong;Chen, Po Hao;Greenwood, Connor;Guo, Anqi;Hines, Thomas;Wu, Chunshu;Li, Ang
一些通信交换机，例如，MellanoxSHArP和IBMBlueGene集群中的那些被增强以在具有固定功能集合的应用程序级处理分组。然而，这种方法缺乏灵活性，这限制了它们在多样化和动态工作负载中的适用性。最近，一种新型的可编程分组处理器，其使用高级语言，例如，P4已经成为可能的候选人。然而，基于P4的交换机在某些应用中存在不足，包括机器学习，其中需要P4当前不支持的功能。这些包括更复杂的计算，如稀疏计算和融合乘法累加，数据密集型浮点运算，数据重用和大量内存。这里解决的问题是，这种交换机增强需要支持：大量的状态，显着的灵活计算能力，易于编程，同时保持完整的功能，包括确保高吞吐量，并演示utility.In这项工作中，我们提出了一个可编程的后备型加速器，可以嵌入到，或连接到，现有的通信交换流水线，并且能够以线路速率处理分组。提议的交换机内加速器基于混合伊萨（RISC-V指令的子集）和CRAs中的CRAs图。为了增强性能，还支持向量指令。为了提高可用性，我们开发了一个完整的工具链，将用户提供的C/C++代码编译为适当的后端指令，以配置加速器。虽然这种方法足够灵活，可以支持各种工作负载，但在本文中，我们将图卷积网络（GCN）作为案例研究。实验结果表明，该方法大大提高了分布式GCN应用程序的性能。
Some communication switches, e.g., the Mellanox SHArP and those in the IBM BlueGene clusters, are augmented to process packets at the application level with fixed-function collectives. This approach, however, lacks flexibility, which limits their applicability in diverse and dynamic workloads. Recently, a new type of programmable packet processor, which uses high-level languages,e.g., P4, has emerged as a possible candidate. P4-based switches, however, fall short in certain applications, including machine learning, where capabilities not currently supported by P4 are needed. These include more complex calculation, such as sparse computation and fused multiply-accumulate, data-intensive floating point operations, data reuse, and significant memory. The problem addressed here is that such a switch augmentation needs to support: a large amount of state, significant flexible compute capability, and ease of programming, all while maintaining full functionality, including ensuring high throughput, and demonstrating utility.In this work, we propose a programmable look-aside-type accelerator that can be embedded into, or attached to, existing communication switch pipelines and that is capable of processing packets at line rate. The proposed in-switch accelerator is based on mixing an ISA (subset of RISC-V instructions) with dataflow graphs (found in CGRAs). To augment performance, vector instructions are also supported. To facilitate usability, we have developed a complete toolchain to compile user-provided C/C++ codes to appropriate back-end instructions for configuring the accelerator. While this approach is flexible enough to support various workloads, in this paper, we consider Graph Convolutional Networks (GCNs) as a case study. Experimental results show that this approach considerably improves the performance of distributed GCN applications.
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DOI：
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J. Anderson
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M. Blocksome
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10.1007/978-3-030-78713-4_2
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--
作者：
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通讯作者：
Mohammadreza Bayatpour;Nick Sarkauskas;H. Subramoni;J. Hashmi;D. Panda