Cluster Generation and Network Component Insertion for Topology Synthesis of Application-Specific Network-on-Chips
Cluster Generation and Network Component Insertion for Topology Synthesis of Application-Specific Network-on-Chips
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用于特定应用片上网络拓扑综合的簇生成和网络组件插入
DOI：
10.1587/transele.e95.c.534
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发表时间：
2012-04
影响因子：
0.5
通讯作者：
Satoshi Goto:
中科院分区：
文献类型：
--
作者：
Bei Yu;Song Chen;Sheqin Dong;Satoshi Goto:
片上网络（NoC）已经被提出作为用于解决以纳米级技术实现的片上系统（SoC）架构中的全球通信挑战的解决方案。为了在当今的工业设计中使用NoC是可行的，需要满足应用特性的定制的、功率高效的NoC拓扑。在这项工作中，我们提出了一种设计方法，自动合成这种特定应用的片上网络拓扑结构。我们提出了一种方法，它集成分区到布图规划阶段，以探索最佳的核心集群在布图规划与最小化的链路和交换机的功耗。基于应用的规模，我们还提出了一个线性规划和启发式方法来放置交换机和网络接口的平面图。然后，进行功率和定时感知路径分配算法以确定跨不同交换机的连接性。我们在几个SoC基准测试上进行了实验，并与最新的工作进行了比较。对于小型应用，我们的方法合成的片上网络拓扑显示出大的改善，在功耗（27.54%），跳数（4%）和运行时间（66%）的平均。对于大型应用，综合拓扑结构的平均功耗（31.77%），跳数（29%）和运行时间（94.18%）较大。
Network-on-Chips (NoCs) have been proposed as a solution for addressing the global communication challenges in System-on-Chip (SoC) architectures that are implemented in nanoscale technologies. For the use of NoCs to be feasible in today's industrial designs, a custom-tailored, power- efficient NoC topology that satisfies the application characteristics is required. In this work, we present a design methodology that automates the synthesis of such application-specific NoC topologies. We present a method which integrates partitioning into floorplanning phase to explore optimal clustering of cores during floorplanning with minimized link and switch power consumption. Based on the size of applications, we also present an Integer Linear Programming and a heuristic method to place switches and network interfaces on the floorplan. Then, a power and timing aware path allocation algorithm is carried out to determine the connectivity across different switches. We perform experiments on several SoC benchmarks and present a comparison with the latest work. For small applications, the NoC topologies synthesized by our method show large improvements in power consumption (27.54%), hop-count (4%) and running time (66%) on average. And for large applications, the synthesized topologies result in large power (31.77%), hop-count (29%) and running time (94.18%) on average.
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DOI：
10.1109/aspdac.2010.5419825
发表时间：
2010-01
期刊：
2010 15th Asia and South Pacific Design Automation Conference (ASP-DAC)
影响因子：
--
作者：
Bei Yu;Sheqin Dong;Song Chen;S. Goto
通讯作者：
Bei Yu;Sheqin Dong;Song Chen;S. Goto
DOI：
10.1109/date.2002.998250
发表时间：
2002-03
期刊：
Proceedings 2002 Design, Automation and Test in Europe Conference and Exhibition
影响因子：
--
作者：
Changwen Zhuang;Y. Kajitani;K. Sakanushi;Liyan Jin
通讯作者：
Changwen Zhuang;Y. Kajitani;K. Sakanushi;Liyan Jin
DOI：
10.1145/1233501.1233573
发表时间：
2006-11
期刊：
2006 IEEE/ACM International Conference on Computer Aided Design
影响因子：
--
作者：
S. Murali;P. Meloni;F. Angiolini;David Atienza Alonso;S. Carta;L. Benini;G. De Micheli;L. Raffo
通讯作者：
S. Murali;P. Meloni;F. Angiolini;David Atienza Alonso;S. Carta;L. Benini;G. De Micheli;L. Raffo
影响因子：
2.2
作者：
Benini, L;De Micheli, G
通讯作者：
De Micheli, G
DOI：
10.1109/aspdac.2008.4483955
发表时间：
2008-01
期刊：
2008 Asia and South Pacific Design Automation Conference
影响因子：
--
作者：
Shan Yan;Bill Lin
通讯作者：
Shan Yan;Bill Lin