A scalable symbolic simulation tool for low power embedded systems
A scalable symbolic simulation tool for low power embedded systems
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适用于低功耗嵌入式系统的可扩展符号仿真工具
DOI：
10.1145/3489517.3530433
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发表时间：
2022
期刊：
影响因子：
--
通讯作者：
Sartori, John
中科院分区：
文献类型：
--
作者：
Sethumurugan, Subhash;Hegde, Shashank;Cherupalli, Hari;Sartori, John
最近的工作已经证明了使用符号仿真的有效性，以执行硬件软件协同分析的应用程序处理器对，并开发了各种硬件和软件设计技术和优化，从提供系统安全保证到自动生成的应用程序特定的定制处理器。尽管其潜在的好处，目前国家的最先进的符号仿真工具的硬件-软件共同分析的限制，在其适用性，因为以前的工作依赖于一个昂贵的过程中建立一个自定义的仿真工具，为每个处理器设计进行模拟。此外，以前的工作没有描述如何扩展的符号分析技术，以其他处理器designs.In努力推广的技术，任何处理器设计，我们提出了一个自定义的符号模拟器，使用iverilog进行符号行为模拟。与iverilog -一个开源的综合和仿真工具-我们实现了一个设计无关的符号仿真工具的硬件-软件协同分析。为了证明我们的工具的通用性，我们应用符号分析三个不同的ISA嵌入式处理器：bm 32（基于MIPS的处理器），darkRiscV（基于RISC-V的处理器），和openMSP 430（基于MSP430）。我们使用分析结果为每个设计生成定制的处理器，并观察这些处理器上的门数分别减少了27%，16%和56%。我们的研究结果表明，我们的模拟工具的多功能性和符号分析和定制的方法方面的每个设计的独特性。
Recent work has demonstrated the effectiveness of using symbolic simulation to perform hardware software co-analysis on an application-processor pair and developed a variety of hardware and software design techniques and optimizations, ranging from providing system security guarantees to automated generation of application-specific bespoke processors. Despite their potential benefits, current state-of-the-art symbolic simulation tools for hardware-software co-analysis are restricted in their applicability, since prior work relies on a costly process of building a custom simulation tool for each processor design to be simulated. Furthermore, prior work does not describe how to extend the symbolic analysis technique to other processor designs.In an effort to generalize the technique for any processor design, we propose a custom symbolic simulator that uses iverilog to perform symbolic behavioral simulation. With iverilog - an open source synthesis and simulation tool - we implement a design-agnostic symbolic simulation tool for hardware-software co-analysis. To demonstrate the generality of our tool, we apply symbolic analysis to three embedded processors with different ISAs: bm32 (a MIPS-based processor), darkRiscV (a RISC-V-based processor), and openMSP430 (based on MSP430). We use analysis results to generate bespoke processors for each design and observe gate count reductions of 27%, 16%, and 56% on these processors, respectively. Our results demonstrate the versatility of our simulation tool and the uniqueness of each design with respect to symbolic analysis and the bespoke methodology.
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DOI：
10.1145/3037697.3037711
发表时间：
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影响因子：
--
作者：
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通讯作者：
J. Sartori
DOI：
10.21236/ada605735
发表时间：
2014-05
期刊：
--
影响因子：
--
作者：
Andrew Waterman;Yunsup Lee;D. Patterson;K. Asanovi
通讯作者：
Andrew Waterman;Yunsup Lee;D. Patterson;K. Asanovi
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DOI：
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发表时间：
2021
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通讯作者：
Sartori, John
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DOI：
--
发表时间：
2006
期刊：
2006 IEEE Instrumentation and Measurement Technology Conference Proceedings
影响因子：
--
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通讯作者：
W. Jone
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发表时间：
2016
期刊：
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--
作者：
Hari Cherupalli;Rakesh Kumar;J. Sartori
通讯作者：
J. Sartori