Design of a DCO based on worst-case delay of a self-timed counter and a digitally controllable delay path
Design of a DCO based on worst-case delay of a self-timed counter and a digitally controllable delay path
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基于自定时计数器最坏情况延迟和数字可控延迟路径的DCO设计
DOI:
10.1109/newcas.2016.7604821
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发表时间:
2016
期刊:
影响因子:
--
通讯作者:
Benafa O
中科院分区:
文献类型:
--
作者:
Benafa O
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DOI:
--
发表时间:
2015
期刊:
International Conference on Electron Devices and Solid-State Circuits
影响因子:
--
作者:
S. Jung;Janet Roveda
通讯作者:
Janet Roveda
DOI:
10.1109/tcsii.2012.2213357
发表时间:
2012-10-01
影响因子:
4.4
作者:
Yu, Chien-Ying;Chung, Ching-Che;Lee, Chen-Yi
通讯作者:
Lee, Chen-Yi
DOI:
--
发表时间:
2010
期刊:
IEEE Transactions on Circuits and Systems - II - Express Briefs
影响因子:
--
作者:
S. Hsu;J. Yu;Chen
通讯作者:
Chen
DOI:
10.1109/tcsii.2007.903782
发表时间:
2007-11-01
影响因子:
4.4
作者:
Sheng, Duo;Chung, Ching-Che;Lee, Chen-Yi
通讯作者:
Lee, Chen-Yi
DOI:
--
发表时间:
2015
期刊:
IEEE International New Circuits and Systems Conference
影响因子:
--
作者:
D. Shang;Oyinkuro Benafa;F. Xia;Yuqing Xu;A. Yakovlev
通讯作者:
A. Yakovlev