Study on the effect of residual damage on reliabilities in short-circuited SiC MOSFETs

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SiC MOSFETのゲート構造の違いによる負荷短絡試験前後での特性変動について、実測ならびにTCADシミュレーションを用い評価解析を行った。今年度は当初予定通り、SiC/SiO2界面特性への影響を中心に解析を実施した。・結果　１．Id-Vgs特性変動にゲート構造依存性があることを見出した。具体的には、トレンチゲートMOSFETの場合、負荷短絡試験前後では、評価したすべての特性（素子耐圧、もれ電流、オン抵抗、Id-Vgs特性）において特性変動は見られなかったが、プレーナMOSFETにおいては、素子耐圧、もれ電流、オン抵抗は変動が無いものの、Id-Vgs特性が +0.1V程度特性変動したことを確認した。２．また、負荷短絡試験時のゲートもれ電流を評価したところ、Id-Vgs特性変動を示さなかったトレンチMOSFETの方が、プレーナMOSFETよりも大きくなるという結果も確認した。・考察　１．ゲートもれ電流の違いは、SiCMOSが形成されているSiC結晶面方位と、SiC/SiO2界面のコンダクションバンドオフセット（ΔEc）との関係から説明できる。つまりトレンチMOSFETの結晶面（m面）のΔEcがプレーナMOSFETの結晶面（Si面）のΔEcよりも小さいことがその原因であると推察している。２．先行研究によると、1）Si-MOSFETにおけるId-Vgs特性変動が、Si/SiO2界面近傍のNIT（Near Interface Traps)密度によって引き起こされること、2) SiCプレーナMOSFETの方がトレンチMOSFETよりもNIT密度が多い、との報告がされている。このことからId-Vgs特性変動にはNIT密度が大きいことが原因であると考えられる。またゲートもれ電流が大きいことはこのId-Vgs特性変動には直接の影響を及ぼさないことも併せて分かった。