Study on the effect of residual damage on reliabilities in short-circuited SiC MOSFETs

残余损伤对短路SiC MOSFET可靠性影响的研究

• 批准号: 21H01303
• 负责人: 岩室 憲幸
• 金额: $ 10.4万
• 依托单位: University of Tsukuba
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (B)
• 财政年份: 2021
• 资助国家: 日本
• 起止时间: 2021-04-01 至 2025-03-31
• 项目状态: 未结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-21H01303/
• 关键词: SiC MOSFET; 高信頼性特性; 負荷短絡; 機械応力; 残留ダメージ; 負荷短絡試験; SiCMOS結晶面; NIT密度; ゲートもれ電流; 負荷短絡破壊; 電気－熱－応力連成解析; TCADシミュレーション; アルミ電極と銅電極; 引っ張り応力、せん断応力; SiC/SiO2界面

SiC MOSFETのゲート構造の違いによる負荷短絡試験前後での特性変動について、実測ならびにTCADシミュレーションを用い評価解析を行った。今年度は当初予定通り、SiC/SiO2界面特性への影響を中心に解析を実施した。・結果　１．Id-Vgs特性変動にゲート構造依存性があることを見出した。具体的には、トレンチゲートMOSFETの場合、負荷短絡試験前後では、評価したすべての特性（素子耐圧、もれ電流、オン抵抗、Id-Vgs特性）において特性変動は見られなかったが、プレーナMOSFETにおいては、素子耐圧、もれ電流、オン抵抗は変動が無いものの、Id-Vgs特性が +0.1V程度特性変動したことを確認した。２．また、負荷短絡試験時のゲートもれ電流を評価したところ、Id-Vgs特性変動を示さなかったトレンチMOSFETの方が、プレーナMOSFETよりも大きくなるという結果も確認した。・考察　１．ゲートもれ電流の違いは、SiCMOSが形成されているSiC結晶面方位と、SiC/SiO2界面のコンダクションバンドオフセット（ΔEc）との関係から説明できる。つまりトレンチMOSFETの結晶面（m面）のΔEcがプレーナMOSFETの結晶面（Si面）のΔEcよりも小さいことがその原因であると推察している。２．先行研究によると、1）Si-MOSFETにおけるId-Vgs特性変動が、Si/SiO2界面近傍のNIT（Near Interface Traps)密度によって引き起こされること、2) SiCプレーナMOSFETの方がトレンチMOSFETよりもNIT密度が多い、との報告がされている。このことからId-Vgs特性変動にはNIT密度が大きいことが原因であると考えられる。またゲートもれ電流が大きいことはこのId-Vgs特性変動には直接の影響を及ぼさないことも併せて分かった。

The SiC MOSFET system is used to analyze the properties of the system before and after the operation, and the data is analyzed by the TCAD server. This year, the characteristics of the SiC/SiO2 interface will be analyzed in the center of this year. Results the 1.Id-Vgs feature was used to create a dependency test to export the data. The specific characteristics of MOSFET, short load, short load, fast load, fast load, low temperature, low The Id-Vgs property level + 0.1V degree property activity will confirm the error. 2. During the short-term load test, we need to confirm the results of the current monitoring system, the Id-Vgs feature display, the MOSFET protocol, and the MOSFET test results. Investigation 1. The current sensor, the SiCMOS device, the orientation of the SiC crystal plane and the interface of the SiC/SiO2 are analyzed, and the Δ Ec is used to verify the accuracy. The crystal plane (m-plane) of the crystal plane (m-plane) and the crystal plane (Si-plane) of the crystal plane (m-plane) and the crystal plane (Si-plane) of the crystal plane (m-plane) showed that the crystal plane (m-plane) and the crystal plane (m-plane) of the crystal plane (m-plane) showed that the crystal plane (m-plane) and the crystal plane (Si plane)-- the crystal plane (m-plane), the crystal plane (m-plane), 2. The first step is to study the characteristics of Si-MOSFET, 1) the NIT (Near Interface Traps) density response in the Si/SiO2 interface, and 2) the SiC response in MOSFET. The NIT density is high, and the report is sensitive to NIT density. We need to know that the Id-Vgs property will affect the density of NIT and the cause of the problem. Both the current and the Id-Vgs characteristics will be affected directly and the sub-system will be affected directly.