On design-for-testability circuit design of pattern generation and propagation for detecting faults at interconnects in stacked ICs

用于检测堆叠 IC 中互连故障的模式生成和传播的可测试性电路设计

• 批准号: 18K11218
• 负责人: YOTSUYANAGI Hiroyuki
• 金额: $ 2.91万
• 依托单位: The University of Tokushima
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (C)
• 财政年份: 2018
• 资助国家: 日本
• 起止时间: 2018-04-01 至 2021-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-18K11218/
• 关键词: VLSIの検査技術; 検査容易化設計; ３次元積層IC; 遅延故障; LSIテスト; ディペンダブル・コンピューティング; ディペンダブルコンピューティング; VLSIのテスト技術; VLSIの検査容易化設計; 故障検出

项目成果

On Design and Evaluation of a TDC Cell Embedded in the Boundary Scan Circuit for Delay Fault Testing of 3D ICs

嵌入边界扫描电路的 TDC 单元用于 3D IC 延迟故障测试的设计和评估

• 发表时间: 2018
• 作者: Jumpei Kawano;Hiroyuki Yotsuyanagi and Masaki Hashizume
• 通讯作者: Hiroyuki Yotsuyanagi and Masaki Hashizume

On Delay Measurement under Delay Variations in Boundary Scan Circuit with Embedded TDC

嵌入式TDC边界扫描电路延迟变化下的延迟测量

• 发表时间: 2019
• 作者: Shuya Kikuchi;Hiroyuki Yotsuyanagi and Masaki Hashizume
• 通讯作者: Hiroyuki Yotsuyanagi and Masaki Hashizume

検査容易化設計手法を用いた複数検査対象経路の同時選択による検査時間の削減

通过可测试性设计方法同时选择多个检查目标路径，减少检查时间

• 发表时间: 2019
• 作者: 長田 奏美;四柳 浩之;橋爪 正樹
• 通讯作者: 橋爪 正樹

Current Research Topics on Boundary-Scan Technology

边界扫描技术当前研究热点

• DOI: 10.5104/jiep.23.539
• 发表时间: 2020
• 期刊: Journal of The Japan Institute of Electronics Packaging
• 作者: バウンダリスキャン研究会;四柳浩之
• 通讯作者: 四柳浩之

遅延故障検査容易化設計の同時観測経路の選択によるテスト時間短縮

通过选择同时观察路径进行延迟故障可测试性设计来缩短测试时间

• 发表时间: 2020
• 作者: 長田 奏美;四柳 浩之;橋爪 正樹
• 通讯作者: 橋爪 正樹