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Design and evaluation of design-for-testability circuits for delay faults using built-in time-to-digital converter
使用内置时间数字转换器设计和评估延迟故障的可测试性电路设计
基本信息
- 批准号：24500067
- 负责人：
- 金额：$ 3.16万
- 依托单位：
- 依托单位国家：日本
- 项目类别：Grant-in-Aid for Scientific Research (C)
- 财政年份：2012
- 资助国家：日本
- 起止时间：2012-04-01 至 2015-03-31
- 项目状态：已结题
- 来源：
- 关键词：
项目摘要
项目成果
期刊论文数量（0）
专著数量（0）
科研奖励数量（0）
会议论文数量（0）
专利数量（0）
TDCを組み込んだバウンダリスキャンを用いる複数パスの遅延検査について
关于使用结合 TDC 的边界扫描进行多路径延迟测试
- DOI：
- 发表时间：2012
- 期刊：
- 影响因子：0
- 作者：Keigo Hamada;Hiroyuki Yotsuyanagi;Masaki Hashizume;四柳浩之
- 通讯作者：四柳浩之
遅延故障検査容易化設計におけるSTAを用いる必要付加遅延量の導出
在延迟故障可测试性设计中使用 STA 推导必要的附加延迟量
- DOI：
- 发表时间：2012
- 期刊：
- 影响因子：0
- 作者：Keigo Hamada;Hiroyuki Yotsuyanagi;Masaki Hashizume;四柳浩之;四柳 浩之
- 通讯作者：四柳 浩之
On Generating Test Patterns for Time-to-digital Converter Embedded in Boundary-scan
边界扫描中嵌入时间数字转换器的测试模式生成
- DOI：
- 发表时间：2015
- 期刊：
- 影响因子：0
- 作者：Keigo Hamada;Hiroyuki Yotsuyanagi;Masaki Hashizume
- 通讯作者：Masaki Hashizume
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YOTSUYANAGI Hiroyuki其他文献
A Design for Testability of Open Defects at Interconnects in 3D Stacked ICs
3D 堆叠 IC 互连处开路缺陷的可测试性设计
- DOI：
10.1587/transinf.2018edp7093 - 发表时间：
2018 - 期刊：
- 影响因子：0.7
- 作者：
ASHIKIN Fara;HASHIZUME Masaki;YOTSUYANAGI Hiroyuki;LU Shyue-Kung;ROTH Zvi - 通讯作者：
ROTH Zvi
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On design-for-testability circuit design of pattern generation and propagation for detecting faults at interconnects in stacked ICs
用于检测堆叠 IC 中互连故障的模式生成和传播的可测试性电路设计
- 批准号：
18K11218 - 财政年份：2018
- 资助金额：
$ 3.16万 - 项目类别：
Grant-in-Aid for Scientific Research (C)