Design and evaluation of design-for-testability circuits for delay faults using built-in time-to-digital converter
Design and evaluation of design-for-testability circuits for delay faults using built-in time-to-digital converter
使用内置时间数字转换器设计和评估延迟故障的可测试性电路设计
批准号：
24500067
负责人：
YOTSUYANAGI Hiroyuki
金额：
$3.16万
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (C)
财政年份：
2012
资助国家：
日本
项目状态：
已结题
起止时间：
2012-04-01 至 2015-03-31
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TDCを組み込んだバウンダリスキャンを用いる複数パスの遅延検査について
关于使用结合 TDC 的边界扫描进行多路径延迟测试
关于使用结合 TDC 的边界扫描进行多路径延迟测试
DOI：
--
发表时间：
2012
期刊：
影响因子：
--
作者：
[Keigo Hamada, Hiroyuki Yotsuyanagi, Masaki Hashizume, 四柳浩之]
通讯作者：
四柳浩之
遅延故障検査容易化設計におけるSTAを用いる必要付加遅延量の導出
在延迟故障可测试性设计中使用 STA 推导必要的附加延迟量
在延迟故障可测试性设计中使用 STA 推导必要的附加延迟量
DOI：
--
发表时间：
2012
期刊：
影响因子：
--
作者：
[Keigo Hamada, Hiroyuki Yotsuyanagi, Masaki Hashizume, 四柳浩之, 四柳 浩之]
通讯作者：
四柳 浩之
On Generating Test Patterns for Time-to-digital Converter Embedded in Boundary-scan
边界扫描中嵌入时间数字转换器的测试模式生成
边界扫描中嵌入时间数字转换器的测试模式生成
DOI：
--
发表时间：
2015
期刊：
影响因子：
--
作者：
[Keigo Hamada, Hiroyuki Yotsuyanagi, Masaki Hashizume]
通讯作者：
Masaki Hashizume
TDC組込み型バウンダリスキャン回路による遅延検出能力評価
使用TDC内置边界扫描电路评估延迟检测能力
使用TDC内置边界扫描电路评估延迟检测能力
DOI：
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发表时间：
期刊：
影响因子：
--
作者：
[櫻井 浩希, 四柳 浩之, 橋爪 正樹]
通讯作者：
橋爪 正樹
On design-for-testability circuit design of pattern generation and propagation for detecting faults at interconnects in stacked ICs
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批准号：18K11218
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项目类别：Grant-in-Aid for Scientific Research (C)
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资助金额：$2.91万
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财政年份：2018
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负责人：YOTSUYANAGI Hiroyuki
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依托单位：