ビアスイッチを用いた再構成可能チップの設計時動作検証および製造後テスト手法の確立

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新ナノデバイスであるビアスイッチをスイッチ回路として活用した再構成可能チップ(FPGA)は、高エネルギー効率を達成する次世代コンピューティングハードウェアとして期待されている。本研究ではビアスイッチFPGAの実用化のために技術確立が不可欠となっている設計時動作検証技術および製造後チップテスト技術を開発する。2019年度は主に(1)スニークパスを回避する部分的再構成技術の確立、(2)ビアスイッチの故障テスト技術の開発、(3)ビアスイッチFPGA試作チップの評価を実施した。(1)ではビアスイッチFPGA回路機能の変更時に意図しないスイッチが書き換わってしまうスニークパス問題を回避しつつ、書き換えるスイッチ数を最小化する部分的再構成手法を確立した。従来手法では本質的には書き換え不要であるスイッチの余計な書き換えが生じていたが、提案手法ではFPGA内の信号配線の接続状況を表した木構造の根ノードを最適に選択することで、スニークパスの回避と書き換えスイッチ数の最小化を両立する。本手法により、最大で書き換えスイッチ数77%削減、FPGA再構成可能回数4.3倍、再構成時間77%削減を確認した。本成果は論文誌IEEE Trans. CADに採択された。(2)ではFPGA出荷前に必須であるビアスイッチの故障テスト手法を提案した。本手法は比較器回路を用いた3種類の読み出し方式を組み合わせ、各スイッチを1回書き換えるのみで故障の検出と診断を実現する。故障検出率は100%を達成し、診断率はビアスイッチ内の故障素子数が最大1と想定した場合100%、最大2と想定した場合79%となった。本成果は国際会議DATEに採択された。(3)では本研究代表者が参加する共同研究プロジェクトにおいて試作したビアスイッチFPGAチップの動作テストなどを実施した。試作チップに関する研究成果は国際会議ISSCCに採択された。