ビアスイッチを用いた再構成可能チップの設計時動作検証および製造後テスト手法の確立

使用过孔开关的可重构芯片设计时运行验证和制造后测试方法的建立

• 批准号: 17J10008
• 负责人: 土井 龍太郎
• 金额: $ 1.6万
• 依托单位: Osaka University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2017
• 资助国家: 日本
• 起止时间: 2017-04-26 至 2020-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-17J10008/
• 关键词: ビアスイッチFPGA; クロスバー回路; スニークパス回避; 部分的再構成; 故障テスト; 故障診断; スニークパス問題対策; 動作検証; ビアスイッチ; FPGA; スニークパス対策; 再構成可能LSI

新ナノデバイスであるビアスイッチをスイッチ回路として活用した再構成可能チップ(FPGA)は、高エネルギー効率を達成する次世代コンピューティングハードウェアとして期待されている。本研究ではビアスイッチFPGAの実用化のために技術確立が不可欠となっている設計時動作検証技術および製造後チップテスト技術を開発する。2019年度は主に(1)スニークパスを回避する部分的再構成技術の確立、(2)ビアスイッチの故障テスト技術の開発、(3)ビアスイッチFPGA試作チップの評価を実施した。(1)ではビアスイッチFPGA回路機能の変更時に意図しないスイッチが書き換わってしまうスニークパス問題を回避しつつ、書き換えるスイッチ数を最小化する部分的再構成手法を確立した。従来手法では本質的には書き換え不要であるスイッチの余計な書き換えが生じていたが、提案手法ではFPGA内の信号配線の接続状況を表した木構造の根ノードを最適に選択することで、スニークパスの回避と書き換えスイッチ数の最小化を両立する。本手法により、最大で書き換えスイッチ数77%削減、FPGA再構成可能回数4.3倍、再構成時間77%削減を確認した。本成果は論文誌IEEE Trans. CADに採択された。(2)ではFPGA出荷前に必須であるビアスイッチの故障テスト手法を提案した。本手法は比較器回路を用いた3種類の読み出し方式を組み合わせ、各スイッチを1回書き換えるのみで故障の検出と診断を実現する。故障検出率は100%を達成し、診断率はビアスイッチ内の故障素子数が最大1と想定した場合100%、最大2と想定した場合79%となった。本成果は国際会議DATEに採択された。(3)では本研究代表者が参加する共同研究プロジェクトにおいて試作したビアスイッチFPGAチップの動作テストなどを実施した。試作チップに関する研究成果は国際会議ISSCCに採択された。

New ナ ノ デ バ イ ス で あ る ビ ア ス イ ッ チ を ス イ ッ チ loop と し て use し た reconstitution may チ ッ プ は (FPGA), high エ ネ ル ギ ー を sharper rate reached す る nextgen コ ン ピ ュ ー テ ィ ン グ ハ ー ド ウ ェ ア と し て expect さ れ て い る. This study で は ビ ア ス イ ッ チ FPGA の be in turn の た め に technology establish が not owe と な っ て い る design action 検 card technology お よ び after manufacturing チ ッ プ テ ス ト technology を open 発 す る. 2019 annual は に Lord (1) ス ニ ー ク パ ス を avoid す る part of reconstitution の established technology, (2) ビ ア ス イ ッ チ の fault テ ス ト technology の 発, (3) ビ ア ス イ ッ チ FPGA attempt チ ッ プ の review 価 を be applied し た. (1) で は ビ ア ス イ ッ チ FPGA circuit function の - meaning when more に 図 し な い ス イ ッ チ が book き in わ っ て し ま う ス ニ ー ク パ ス problem を avoid し つ つ, book き in え る ス イ ッ チ number を minimize す る part reconstitution technique を establish し た. 従 to technique で は essential に は book き in え don't で あ る ス イ ッ チ の yu meter な book き in え が raw じ て い た が, proposal で は の signal wiring の answer within the FPGA 続 condition を table し た wooden structure の root ノ ー ド を optimum に sentaku す る こ と で, ス ニ ー ク パ ス の avoid と book き in え ス イ ッ チ number の minimize を struck made す る. This technique によ によ, the maximum で book <s:1> is replaced by えス, the ッチ number is reduced by 77%, the possible number of FPGA reconstructions is 4.3 times, and the reconstruction time is reduced by 77% を confirmation た た. This achievement is published in IEEE Trans.CAD に. (2)で で before the FPGA goes out of load, に must であるビアス ッチ ッチ <s:1> fault テスト method を proposal た た. This technique は comparator circuit を い た 3 kinds の 読 み way out し を group み close わ せ, various ス イ ッ チ を 1 HuiShu き in え る の み で fault の 検 out と diagnosis を be presently す る. Fault 検 は 100% を reach し, diagnostic rate は ビ ア ス イ ッ チ の fault element within the son number が maximum 1 と scenarios し た occasions 100%, maximum 2 と scenarios し た occasions 79% と な っ た. This achievement was adopted at the 択された international conference DATEに 択された. (3) で は this study represent が attend す る joint research プ ロ ジ ェ ク ト に お い て attempt し た ビ ア ス イ ッ チ FPGA チ ッ プ の action テ ス ト な ど を be applied し た. The research results of チップに related to する were adopted at the international conference ISSCCに 択された.

项目成果

ビアスイッチFPGA向け配線遅延解析手法の検討

过孔开关FPGA布线延迟分析方法研究

• 发表时间: 2018
• 作者: R. Doi;M. Hashimoto;中澤 祐希，土井 龍太郎，劉 載勲，橋本 昌宜
• 通讯作者: 中澤 祐希，土井 龍太郎，劉 載勲，橋本 昌宜

ビアスイッチFPGAにおけるスニークパス問題のSAT符号化を用いた検証

使用 SAT 编码验证过孔开关 FPGA 中的潜行路径问题

• 发表时间: 2017
• 作者: R. Doi;M. Hashimoto;中澤 祐希，土井 龍太郎，劉 載勲，橋本 昌宜;土井 龍太郎，橋本 昌宜
• 通讯作者: 土井 龍太郎，橋本 昌宜

Fault Diagnosis of Via- Switch Crossbar in Non-volatile FPGA

非易失性FPGA中Via-Switch Crossbar的故障诊断

• 发表时间: 2020
• 作者: R. Doi;X. Bai;T. Sakamoto;and M. Hashimoto
• 通讯作者: and M. Hashimoto

Via-switch FPGA: First Implementation in 65-nm CMOS and Architecture Extension for AI Applications

Via-switch FPGA：首次在 65 nm CMOS 中实现，并针对 AI 应用进行架构扩展

• 发表时间: 2020
• 作者: M. Hashimoto;X. Bai;N. Banno;M. Tada;T. Sakamoto;J. Yu;R. Doi;Y. Araki;H. Onodera;T. Imagawa;H. Ochi;K. Wakabayashi;Y. Mitsuyama;and T. Sugibayashi
• 通讯作者: and T. Sugibayashi

RC Extraction-free Wiring Delay Analysis Focusing on Number of On-state Switches for Via-switch FPGA

基于通态开关数量的 Via-switch FPGA 免 RC 提取布线延迟分析

• 发表时间: 2019
• 作者: Y. Sun;R. Doi;and M. Hashimoto
• 通讯作者: and M. Hashimoto