シストリックアレイの形式的検証システムに関する研究

脉动阵列形式化验证系统研究

• 批准号: 08780276
• 负责人: 北道 淳司
• 金额: $ 0.58万
• 依托单位: Osaka University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Encouragement of Young Scientists (A)
• 财政年份: 1996
• 资助国家: 日本
• 起止时间: 1996 至 无数据
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-08780276/
• 关键词: 同期式順序回路; 形式的検証; 代数的手法; シストリックアレイ; 高位設計; 仕様記述; 定理証明

研究計画に従い行った研究の概要を述べる.(1)シストリックアレイの形式的記述法 本研究では,回路仕様記述において回路の大きさをパラメータ付で記述する仕様記述法を提案し,その記述のもとで任意の回路の大きさで,設計の正しさを形式的に定義した.この記述法のもとで,形式的回路検証法のベンチマーク問題の一つである行列の積などを求めるシストリックアレイ回路(Benchmark-Circuits for Hardware-Verification,TPCD94,Vol.901,LN in Computer Science,1995)に対する要求仕様及びその設計を行った.(2)シストリックアレイの形式的検証上記(1)で行った設計が正しいことの検証手順を提案し,実際にシステムを用いて検証を行った.検証は,回路の大きさによる帰納法を用いることによって設計されたシストリックアレイ回路が任意の大きさ(入出力データのサイズなど)で要求仕様を満足することを示すことである.帰納法を用いた検証においては,中間補題を考案すること,及び,その中間補題が与えられた実現仕様のもとで成立することを証明することなどの作業ステップからなる.作成するシステムは,要求仕様,実現仕様,中間補題などからの検証に必要な式の合成機能,その式が恒真であることを証明する定理証明系からなる.合成機能に関しては,必要な補題を設定,自動的な簡約・変形を行う.定理証明系としては,すでに我々の研究グループで開発したルーチン(試験研究05558031など)を利用して作成し,本手法の評価を行った.本設計法及び検証法に関しては,情報処理学会第52回全国大会にて,システムに関しては1997年春季電子情報通信学会全国大会にて成果発表を行った.

Research plan に従 に従 line った research <e:1> summary を description べる.(1)シストリッ アレ アレ アレ <s:1> descriptive method This study で は, loop shi others account に お い て loop の big き さ を パ ラ メ ー タ account pay で す る others described method proposed を し, そ の account の も と で arbitrary の loop の big き さ で, design is の し さ を form に define し た. こ の account method の も と で, loop 検 proofs of form の ベ ン チ マ ー ク problem の つ で あ る ranks の product な ど を め る シ ス ト リ ッ ク ア レ イ loop (Benchmark - Circuits for the Hardware - Verification, TPCD94, Vol. 901, LN in Computer Science, 1995) に す seaborne る asked shi to others and び そ の line design を っ た. (2) シ ス ト リ ッ ク ア レ イ の 検 certificate is written in the form of (1) line で っ た design が is し い こ と の 検 card hand along the proposed を し, be interstate に シ ス テ ム を with い て 検 line card を っ た. 検 は, large loop の き さ に よ る 帰 い method を is using る こ と に よ っ て design さ れ た シ ス ト リ ッ ク ア レ イ loop が arbitrary large の き さ (into the output デ ー タ の サ イ ズ な ど) で asked shi others を against foot す る こ と を shown す こ と で あ る. 帰 い method を is using た 検 card に お い て は, middle yue を test case す る こ と, and び そ の middle yue が and え ら れ た be now shi others の も と founded で す る こ と を prove す る こ と な ど の homework ス テ ッ プ か ら な る. Make す る シ ス テ ム は to others, be others, now the middle yue な ど か ら の 検 card に な の synthetic function, necessary そ の type が constant true で あ る こ と を prove す る theorem proving system か ら な る. The synthetic function is に related to に て, necessary な supplementary questions を Settings, automatic な simplification · deformation を lines う. Theorem proving system と し て は, す で に I 々 の research グ ル ー プ で open 発 し た ル ー チ ン (test research 05558031 な ど) を using し て し consummate, this technique の review 価 を line っ た. This design method and the び 検 proofs に masato し て は, intelligence 処 manage society back to the national assembly に 52 て, シ ス テ ム に masato し て は spring 1997 electronic intelligence communication society convention に 発 table line を っ て results た.

项目成果

斉藤義勝: "代数的手法を用いた複数の制御部を持つ同期式順序回路に対する設計および検証支援系の開発" 1997年春季電子情報通信学会全国大会論文集. (未発行).

Yoshikatsu Saito：“使用代数方法开发具有多个控制单元的同步时序电路的设计和验证支持系统”1997 年春季全国电子、信息和通信工程师学会会议记录（未出版）。

竹中崇: "シストリックアレーによる回路設計の正しさの一証明法" 情報処理学会第52回全国大会論文集. 6分冊. 3-4 (1996)

Takashi Takenaka：“使用脉动阵列证明电路设计正确性的方法”第 52 届日本信息处理学会全国会议论文集 6 卷（1996 年）。

竹中崇: "代数的手法によるPCIバスコントローラの設計検証" 情報処理学会研究報告. 97-DA-83. 9-16 (1997)

Takashi Takenaka：“使用代数方法的 PCI 总线控制器的设计验证”日本信息处理协会研究报告 97-DA-83 (1997)。