Research on the creation and evaluation of high-performance scalable fully coupled Ising machine LSI

申請者は、申請前に、全結合方式イジングマシンのＬＳＩ化に成功した後、複数のチップを結合してひとつの大きなスピン数として動作するスケーラブルな方式を考案していた。本研究ではスケーラブル方式において、製品化へ繋げるためI. 高速化、II. 高精度化、III. 低電力化、IV. 次世代の項目について検討を行う。また、カスタムＬＳＩチップを作成し、スケーラブル化として複数チップを結合した動作を実証する。作成したFPGAボードを活用した実証も行って行く。全結合型のスケーラブル方式について申請者が先行しているため、いずれも開始時点において他機関より公表された結果は無い。２０２２年度は、まず、高速化と低電力化の面で、スケーラブル方式に適した相互作用の半減方式を２つ考案した。片方は過去に作成したFPGAボードに新たに実装し(FPGAはLSI内容を変更できる)、もう一方はカスタムチップ版に実装する。チップ版の方は２０２３年度に評価を行った後に詳細を報告するが、FPGAボード実装版では、等価的に電力はそのままで速度を２倍にあげることを実機検証した。この成果は、11月IEEE国際学会A-SSCCにて発表を皮切りに、通信学会の研究会及び半導体分野では最大規模の展示会であるセミコンジャパンにて実機デモを行った。また、過去の成果も合わせたFPGAボード評価内容をフルペーパ化し、合わせて成果動画の作成とプレスリリースを９月に行った。また、実チップの設計の一部を前倒して２０２２年度に実施した。研究の加速であり研究目的は変わらないため研究遂行上問題はない。ここでは、上記の相互作用半減方式含めて、チップのVerilog記述を完成させた。次に、レイアウトを行い、まず信号端子の特定し、IO回路部分を完成させた。次に、最も大きな面積を占める相互作用部分に取り組み、ラッチ回路の構成と配置を完成させた。２０２３年度での完成へ繋げる。

申請者は、申請前に、全結合方式イジングマシンのＬＳＩ化に成功した後、複数のチップを結合してひとつの大きなスピン数として動作するスケーラブルな方式を考案していた。本研究ではスケーラブル方式において、製品化へ繋げるためI. 高速化、II. 高精度化、III. 低電力化、IV. 次世代の項目について検討を行う。また、カスタムＬＳＩチップを作成し、スケーラブル化として複数チップを結合した動作を実証する。作成したFPGAボードを活用した実証も行って行く。全結合型のスケーラブル方式について申請者が先行しているため、いずれも開始時点において他機関より公表された結果は無い。２０２２年度は、まず、高速化と低電力化の面で、スケーラブル方式に適した相互作用の半減方式を２つ考案した。片方は過去に作成したFPGAボードに新たに実装し(FPGAはLSI内容を変更できる)、もう一方はカスタムチップ版に実装する。チップ版の方は２０２３年度に評価を行った後に詳細を報告するが、FPGAボード実装版では、等価的に電力はそのままで速度を２倍にあげることを実機検証した。この成果は、11月IEEE国際学会A-SSCCにて発表を皮切りに、通信学会の研究会及び半導体分野では最大規模の展示会であるセミコンジャパンにて実機デモを行った。また、過去の成果も合わせたFPGAボード評価内容をフルペーパ化し、合わせて成果動画の作成とプレスリリースを９月に行った。また、実チップの設計の一部を前倒して２０２２年度に実施した。研究の加速であり研究目的は変わらないため研究遂行上問題はない。ここでは、上記の相互作用半減方式含めて、チップのVerilog記述を完成させた。次に、レイアウトを行い、まず信号端子の特定し、IO回路部分を完成させた。次に、最も大きな面積を占める相互作用部分に取り組み、ラッチ回路の構成と配置を完成させた。２０２３年度での完成へ繋げる。