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ワイドギャップ半導体ＭＩＳ構造における絨毯爆撃状絶縁破壊痕形成モデルの新構築

宽禁带半导体 MIS 结构中地毯炸弹式介电击穿疤痕形成模型的新构建

基本信息

批准号：
26870043
负责人：
佐藤創志
金额：
$ 2.66万
依托单位：
Tohoku University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Young Scientists (B)
财政年份：
2014
资助国家：
日本
起止时间：
2014-04-01 至 2017-03-31
项目状态：
已结题

项目摘要

ワイドバンドギャップ半導体材料としてSiC基板を用い、厚さ40 nmの熱酸化膜上にAl電極及びpoly-Si電極を形成したMOSキャパシタにおける絶縁破壊痕形成メカニズムの解明に取り組み、以下に述べる知見を明らかにした。１．破壊痕の表面には、厚さ2nm程度のC層と数十nmのSi-rich層が形成されることを、透過型電子顕微鏡による観察および組成分析により明らかにし、これに関するモデルを提案した。　２．電極材料が低融点材料であるAlでも高融点材料であるSiでも、破壊痕は形成され、破壊痕形状の電極材料の融点に対する依存性は小さい。　３．破壊痕の形状は測定系の時定数に依存しており、本研究における標準である測定系に対して1kΩの外部抵抗を付加することで、標準条件では絨毯爆撃状に形成される破壊痕が、数個のみ形成されるようになった。また、抵抗を付加することで、破壊痕がシリーズに形成される様子も明らかになった。　４．絶縁破壊後のゲート抵抗は、標準測定条件では高抵抗値モードと低抵抗値モードの両方が見られた。一方、直列抵抗を付加することで、高抵抗値モードの頻度が大きくなった。　５．絶縁破壊後に低抵抗モードであるMOSキャパシタについて、発光解析と透過型電子顕微鏡観察を行うことにより、破壊痕底部にSiCエピタキシャル層縦方向の欠陥が存在することを明らかにした。また、Al電極を用いた場合には、欠陥部にはAlとSiCの反応により形成された合金層が見られた。一方、poly-Si電極を用いた場合は、欠陥部分での電極材料と基板材料の反応は見られなかった。　６．絶縁破壊痕にみられる基板縦方向の欠陥は、SiC基板製造プロセス起因か絶縁破壊起因かを明らかにする実験方法の実証を行った。X線トポグラフを用いることで、MOSキャパシタ形成後もSiCエピタキシャル層表面の結晶欠陥の評価が可能であることを実証した。

ワイドバンドギャップ semiconductor materials として SiC substrate をい, 40 nm thick さの hot acidification membrane に Al electrode and び poly real - Si electrode を form した MOS キャパシタにおける never try to break the 壊 scar formation メカニズムの interpret にみり group, the following に above べる knowledge を Ming らかにした. 1. Broken 壊 mark の surface にはの, 2 nm thick さ degree C layer と tens of nm の Si - rich layer が form されることを, through type electronic 顕 micromirror による観 examine および composition analysis により Ming らかにし, これに masato するモデルを proposal した. 2 Electrode materials が low melting point materials である Al でも high melting point materials である Si でも, broken formation は壊され, broken の壊 mark shape electrode materials の melting point にす seaborne る dependency は small さい. 3 When broken 壊 mark の shape は determination is の destiny に dependent しており, this study における standard である determination system にし seaborne て 1 k Ω の external resistance を plus することで, standard conditions では blanket detonation shock に form される壊 mark が, several のみ form されるようになった. また, resistance を plus することで, broken 壊 mark がシリーズに form される others child も Ming らかになった. 4 Never try to break after 壊のゲート resistance は, standard test condition では high resistance numerical モードと on low resistance numerical モードの struck party が see られた. On one side, the direct resistance is を plus するとでとで, the high resistance value is モドド <s:1>, the frequency is が large くなったくなった. 5 Never try to break the 壊に low resistance after モードである MOS キャパシタについて, analytical と発 light through the line type electronic 顕 micro mirror 観 examine をうことにより, broken 壊 mark at the bottom of the に SiC エピタキシャル layer 縦 direction の owe 陥が exist することを Ming らかにした. また, Al electrode をいた occasions には, owe 陥には Al と SiC の anti 応により form された alloy layer が see られた. On the one hand, the poly-Si electrode を is used in the をた application を, the missing 陥 part で the <s:1> electrode material と the substrate material <s:1> the reverse 応応 see られなったった. 6 Never try to break the 壊 mark にみられる substrate 縦 direction の owe 陥は, SiC substrate manufacturing プロセス cause か never try to break the 壊 cause かを Ming らかにする be 験 method の line card be をった. X-ray トポグラフを with いることで, MOS キャパシタも after the formation of SiC エピタキシャル layer surface crystallization の owe 陥の review 価が may であることを card be した.