Development of an Additional-data-wrapping Circuit for a Network Monitoring
Development of an Additional-data-wrapping Circuit for a Network Monitoring
用于网络监控的附加数据包装电路的开发
批准号：
26420364
负责人：
Kieiji Kisshine
金额：
$3.33万
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (C)
财政年份：
2014
资助国家：
日本
项目状态：
已结题
起止时间：
2014-04-01 至 2018-03-31
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ラベリング信号伝送システムにおける高周波変調回路の設計
标签信号传输系统中高频调制电路的设计
标签信号传输系统中高频调制电路的设计
DOI：
--
发表时间：
2016
期刊：
影响因子：
--
作者：
[Tomoki Tanaka, Keiji Kishine, Akira Tsuchiya, Hiromi Inaba, and Daichi Omoto, 植村宙夢，岸根桂路，稲葉博美，尾本大地，田中友規]
通讯作者：
植村宙夢，岸根桂路，稲葉博美，尾本大地，田中友規
プリエンファシス機能付き25Gb/s動作出力バッファ回路の試作評価
具有预加重功能的 25Gb/s 运算输出缓冲电路的原型评估
具有预加重功能的 25Gb/s 运算输出缓冲电路的原型评估
DOI：
--
发表时间：
2015
期刊：
影响因子：
--
作者：
[Daichi Omoto, Keiji Kishine, Hiromi Inaba, and Tomoki Tanaka, 植村宙夢，岸根桂路，稲葉博美，尾本大地，田中友規, 古市康祐，岸根桂路，稲葉博美，尾本大地，田中友規, 沖中正季，岸根桂路，稲葉博美，尾本大地，田中友規, 田中友規，岸根桂路，土谷亮（京大），尾本大地，稲葉博美]
通讯作者：
田中友規，岸根桂路，土谷亮（京大），尾本大地，稲葉博美
25-Gb/s inductorless output buffer circuit with a pre-emphasis in 65-nm CMOS
具有预加重功能的 25Gb/s 无电感输出缓冲电路，采用 65nm CMOS 封装
具有预加重功能的 25Gb/s 无电感输出缓冲电路，采用 65nm CMOS 封装
DOI：
--
发表时间：
2014
期刊：
影响因子：
--
作者：
[Tomoki Tanaka, Keiji Kishine, Hiromi Inaba, and Akira Tsuchiya]
通讯作者：
and Akira Tsuchiya
A 65-nm CMOS burst-mode CDR based on a GVCO with symmetric loops
基于具有对称环路的 GVCO 的 65 nm CMOS 突发模式 CDR
基于具有对称环路的 GVCO 的 65 nm CMOS 突发模式 CDR
DOI：
--
发表时间：
2014
期刊：
影响因子：
--
作者：
[Keiji Kishine, Hiroshi Inoue, Hiromi Inaba,Makoto Nakamura, Akira Tsuchiya, Hidetoshi Onodera, Hiroaki Katsurai]
通讯作者：
Hiroaki Katsurai
A 32-Gb/s Inductorless Output Buffer Circuit with Adjustable Pre-emphasis in 65-nm CMOS
采用 65 nm CMOS 封装、具有可调预加重功能的 32 Gb/s 无电感器输出缓冲电路
采用 65 nm CMOS 封装、具有可调预加重功能的 32 Gb/s 无电感器输出缓冲电路
DOI：
10.5573/ieiespc.2016.5.3.207
发表时间：
2016
期刊：
IEIE Transactions on Smart Processing and Computing
影响因子：
--
作者：
[Tomoki Tanaka, Keiji Kishine, Akira Tsuchiya, Hiromi Inaba, and Daichi Omoto]
通讯作者：
and Daichi Omoto
共 31 条