A 65-nm CMOS burst-mode CDR based on a GVCO with symmetric loops
A 65-nm CMOS burst-mode CDR based on a GVCO with symmetric loops
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基于具有对称环路的 GVCO 的 65 nm CMOS 突发模式 CDR
DOI：
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发表时间：
2014
期刊：
影响因子：
--
通讯作者：
Hiroaki Katsurai
中科院分区：
文献类型：
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作者：
Keiji Kishine;Hiroshi Inoue;Hiromi Inaba,Makoto Nakamura;Akira Tsuchiya; Hidetoshi Onodera; Hiroaki Katsurai
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采用 90nm CMOS 的 33.6 至 33.8Gb/s 突发模式 CDR
DOI：
10.1109/isscc.2007.373581
发表时间：
2007
期刊：
2007 IEEE International Solid-State Circuits Conference. Digest of Technical Papers
影响因子：
--
作者：
Lan;Chihun Lee;Shen
通讯作者：
Shen
采用 0.13 /spl mu/m CMOS 的 10 Gb/s 突发模式 CDR IC
DOI：
10.1109/isscc.2005.1493952
发表时间：
2005
期刊：
ISSCC. 2005 IEEE International Digest of Technical Papers. Solid-State Circuits Conference, 2005.
影响因子：
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作者：
M. Nogawa;K. Nishimura;S. Kimura;T. Yoshida;T. Kawamura;M. Togashi;K. Kumozaki;Y. Ohtomo
通讯作者：
Y. Ohtomo
采用 0.18-$muhbox{m}$ CMOS 技术的 1.25/2.5-Gb/s 双比特率突发模式时钟恢复电路
DOI：
10.1109/tcsii.2006.884120
发表时间：
2007
期刊：
IEEE Transactions on Circuits and Systems II: Express Briefs
影响因子：
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作者：
P. Han;W. Choi
通讯作者：
W. Choi
使用抖动减少技术的 1.08Gb/s 突发模式时钟和数据恢复电路
DOI：
10.1109/iscas.2009.5118151
发表时间：
2009
期刊：
2009 IEEE International Symposium on Circuits and Systems
影响因子：
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作者：
Kae;H. Chiueh
通讯作者：
H. Chiueh