Realization of chip authentication circuit using a leak monitor and elucidation of resistance mechanism against machine learning attacks

MOSトランジスタの製造ばらつきにより生ずるリーク電流のばらつきを、チップの個体認証に用いるべく、同一の回路からなる2つのリークモニタで僅かなリークばらつきを検出して利用する新たなPUF回路を考案し、65nmFDSOIプロセスを想定して設計した。とくに、IoTデバイスやセンサノード等への応用を考えた場合、環境発電で得られる小さい起電力でも動作できるような、動作電圧の広いPUF回路が求められる。このため、超低電圧(0.4V)まで動作させることを想定し、どの回路定数が最も性能に及ぼす影響が大きいかを、実験計画法を用いて特定し、回路を最適化した。これにより、超低電圧下での動作でも先行研究に比べPUFとしての性能（ユニーク性、再現性等）が上回ることがシミュレーションで確かめられた。この成果は電子情報通信学会の研究会で発表した。得られた知見に基づき、上記の製造プロセスでチップ試作を行うべくレイアウト設計を進めたが、国内の大学間で利用している試作サービスでは今後この製造プロセスでの試作が行われないことになり、中断を余儀なくされた。急遽、試作が継続される180nmプロセスを想定して回路を変更し、レイアウト設計を進めている。

MOSトランジスタの製造ばらつきにより生ずるリーク電流のばらつきを、チップの個体認証に用いるべく、同一の回路からなる2つのリークモニタで僅かなリークばらつきを検出して利用する新たなPUF回路を考案し、65nmFDSOIプロセスを想定して設計した。とくに、IoTデバイスやセンサノード等への応用を考えた場合、環境発電で得られる小さい起電力でも動作できるような、動作電圧の広いPUF回路が求められる。このため、超低電圧(0.4V)まで動作させることを想定し、どの回路定数が最も性能に及ぼす影響が大きいかを、実験計画法を用いて特定し、回路を最適化した。これにより、超低電圧下での動作でも先行研究に比べPUFとしての性能（ユニーク性、再現性等）が上回ることがシミュレーションで確かめられた。この成果は電子情報通信学会の研究会で発表した。得られた知見に基づき、上記の製造プロセスでチップ試作を行うべくレイアウト設計を進めたが、国内の大学間で利用している試作サービスでは今後この製造プロセスでの試作が行われないことになり、中断を余儀なくされた。急遽、試作が継続される180nmプロセスを想定して回路を変更し、レイアウト設計を進めている。