メモリ型再構成エッジデバイスにおける高信頼性知的処理機能の設計法に関する研究

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IoTと人工知能(AI)技術の発達に伴い，データの発生するエッジまたはエンドポイント（現場）側に高信頼性の知的処理機能を実現することが求められる。本研究では、汎用メモリをシストリックアレイ形式で配置したメモリ型論理再構成プロセッサ（MRP: Memorism Reconfigurable Processor）デバイスを用いて、高信頼性の知的処理を実現することを目指し、以下の3つの目標を設定している。①MRP における行列演算回路の実装方法の検討と評価、②MRP のLUT 行列構造に適する推論処理のためのNNモデル設計と実装方法の開発、③MRP のメモリシストリックアレイに対するテスト容易化設計法の提案。2022年度では、まず目標①に関して、ニューラルネットワーク処理における必要な行列積演算を実装するため、MRPで量子化を活用した積和演算領域の実装方法を提案し、演算誤差を減らすことができる量子化手法を評価した。次に②において、先行研究で提案されたスパースニューラルネットワーク（MNN）の隠れ層の過疎化による演算精度低下問題に対処するため、MRPデバイスのLUT双方向論理再構成機能を活用し、折り畳み型MNN（Folding-MNN）を提案した。最後に③では、シストリックアレイ構造を持つデバイスのテストアクセスを容易にするために、セキュリティ対策を有するバウンダリスキャンテスト機構（SAL-JTAG）を提案した。さらに、プロセスエレメント（PE）論理回路のテスト容易化のために、深層強化学習を用いた検査点挿入方法を提案した。