構成要素の詳細情報に基づく大規模集積回路の高位合成に関する研究

基于器件详细信息的大规模集成电路高级综合研究

• 批准号: 06780255
• 负责人: MOSHNYAGA Vasily
• 金额: $ 0.64万
• 依托单位: Kyoto University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Encouragement of Young Scientists (A)
• 财政年份: 1994
• 资助国家: 日本
• 起止时间: 1994 至 无数据
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-06780255/
• 关键词: 高位合成; 集積回路; タイミング駆動型配置; 配線遅延; スケジューリング; サブミクロン; ライブラリマッピング

平成6年度の計画は概ね予定通りに行なわれた.本研究では,まず,高位合成に適した遅延のモデル化を行なった.また,配線遅延を考慮した回路構造生成アルゴリズム,それに適した配線手法の開発を行なった.高位合成時に,配線遅延を考慮した,新しいスケジューリング法の開発も行なった.本研究の成果を以下にまとめる.1.配線遅延と回路モジュール内部の遅延のモデル化 高位の抽象的なレベルでの設計時に,LSIの構造からタイミングの評価を行なうために配線遅延を考慮した新しいタイミングモデルと評価のアルゴリズムの開発を行なった。回路シミュレーションおよび論理検証によってモデルのパラメータを決定した。2.回路構造生成アルゴリズムの開発 ここでは,微細LSIの高位合成における新しい配置駆動型ライブラリへのマッピング(ライブラリ中からモジュール選択)のアルゴリズムを開発した。そのアルゴリズムは、回路の最も多くデータ通過経路(クリティカルパス)上の遅延が最小になるように配置と同時に、ライブラリ中からモジュール選択を行なう。また、メモリの量を最小化するために、回路におけるデータ移動を表すデータフローグラフの最適技術を提案した。3.新しい配線最適化技術の開発 回路性能をパラメータにして構造的に,何度も繰り返して配置を最適化する(タイミング駆動型モジュール配置)手法を提案した。既存の手法が配置の面積を最小化しているのに対して,我々の手法は配線遅延を最小になるように、配置を行なう。4.新しいスケジューリングアルゴリズムの開発 微細LSIのデータ転送時間が最小化するための分割バスアーキテクチャを提案した。このアーキテクチャにあけるスケジューリングアルゴリズムを開発した。本手法では演算素子相互のデータ転送に要する計算機とバスの制約、遅延も取り扱う。色々なスケジューリングの評価を行なった。5.上記の手法の具体化,実験的評価 回路モデルと,アルゴリズムを一つのCADプログラムとして実現した.これを実際のLSIの設計に適用し,既存のツールとの比較を行なって,本手法の有効性を実証した

Pp.47-53 6 annual の plan are ね は designated general り に line な わ れ た. This study で は, ま ず, high synthetic に optimum し た 遅 delay の モ デ ル change line を な っ た. ま た, wiring 遅 delay を consider し た loop structure generated ア ル ゴ リ ズ ム, そ れ に optimum し た wiring technique の open 発 を line な っ た. When synthesizing at a high position, に is used, and the wiring 遅 is extended to を to consider <s:1> た. The new <s:1> スケジュ リ リ リ グ グ method is developed to なった. を の results this study the following に ま と め る. 1. The wiring 遅 delay と loop モ ジ ュ ー ル internal の 遅 delay の モ デ ル の high abstraction of な レ ベ ル で に の designed, LSI の tectonic か ら タ イ ミ ン グ の review 価 を line な う た め に wiring 遅 delay を consider し た new し い タ イ ミ ン グ モ デ ル と review 価 の ア ル ゴ リ ズ ム の open 発 を line な っ た. Loop シ ミ ュ レ ー シ ョ ン お よ び logical 検 card に よ っ て モ デ ル の パ ラ メ ー タ を decided し た. 2. The circuit structure generated ア ル ゴ リ ズ ム の open 発 こ こ で は, subtle LSI の high synthetic に お け る new し い configuration 駆 moving type ラ イ ブ ラ リ へ の マ ッ ピ ン グ (ラ イ ブ ラ リ in か ら モ ジ ュ ー ル sentaku) の ア ル ゴ リ ズ ム を open 発 し た. そ の ア ル ゴ リ ズ ム は, loop の most も く デ ー タ through 経 road (ク リ テ ィ カ ル パ ス) on の 遅 minimum delay が に な る よ う に configuration と に, at the same time ラ イ ブ ラ リ in か ら モ ジ ュ ー ル sentaku を line な う. ま た, メ モ リ の quantity を minimize す る た め に, loop に お け る デ ー タ mobile を table す デ ー タ フ ロ ー グ ラ フ の optimum technical proposals を し た. 3. New し い wiring optimization technology の 発 open loop performance を パ ラ メ ー タ に し に て tectonics, how も Qiao り return し を て configuration optimization す る (タ イ ミ ン グ 駆 moving type モ ジ ュ ー ル configuration) technique proposed を し た. Existing の gimmick が configuration の を minimized し て い る の に し seaborne て, I 々 の gimmick は wiring 遅 minimum delay を に な る よ う に line, configuration を な う. 4. New し い ス ケ ジ ュ ー リ ン グ ア ル ゴ リ ズ ム の open 発 imperceptible LSI の デ ー タ planning time が minimize す る た め の segmentation バ ス ア ー キ テ ク チ ャ を proposal し た. Youdaoplaceholder5 ア ア キテ チャにあけるスケジュ チャにあけるスケジュ チャにあけるスケジュ リ リ グア ゴリズムを ゴリズムを ゴリズムを develop た. This technique で で calculates that the elements interact with each other デ デ タ転 タ転 and then send the に to the する computer とバス <s:1> to constrain and 遅 to extend and retrieve the <s:1> う. Color: 々なスケジュ 々なスケジュ リ グ グ <s:1> comment: 価を line なった. 5. Written の gimmick の embodied, be 験 review 価 circuit モ デ ル と, ア ル ゴ リ ズ ム を a つ の CAD プ ロ グ ラ ム と し て be presently し た. こ れ を be interstate の LSI の に applicable し design, existing の ツ ー ル と の is line を な っ て, this technique の have sharper sex を card be し た

项目成果

V.G.Moshnyaga: "Timing Analysis in Register-Transfer Synthesis of Sub-Micron Circuits" Proc.DA symposium´94. 9-12 (1994)

V.G.Moshnyaga：“亚微米电路寄存器传输综合中的时序分析”Proc.DA 研讨会´94 (1994)。

S.Furusawa,V.G.Moshnyaga: "Incorporating Wiring Delays in Register-Transfer Timing Analysis" Proc.IEICE Fall Conference. 66-67 (1994)

S.Furusawa、V.G.Moshnyaga：“将接线延迟纳入寄存器传输时序分析”Proc.IEICE 秋季会议。

V.G.Moshnyaga: "Register-Transfer Module Selection for Sub-Micron ASIC Design" IEICE Transactions on Information and Systems. Vol.E78-D,No.3. (1995)

V.G.Moshnyaga：“亚微米 ASIC 设计的寄存器传输模块选择”IEICE Transactions on Information and Systems。

V.G.Moshnyaga: "A Control-Flow Optimization Technique for High-Level Memory Management" Proc.2-nd Asia Pacific Conference on Hardware Description Languages(APCHDL´94). 251-254 (1994)

V.G.Moshnyaga：“高级内存管理的控制流优化技术”Proc.2-nd 亚太硬件描述语言会议 (APCHDL´94) (1994)。