VLSI自動設計における配置配線階層の統合に関する研究

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現在実用化されているVLSI自動設計システムは,設計をいくつかの階層に分割し,各階層において順次最適化処理を施すことにより最終的なチップを出力する.しかし,その性能はまだ満足できるものとは言い難い.本研究では,VLSI自動設計システム全体として性能を発揮するために必要な各階層における新たな評価関数を探求するとともに、階層という切り分けをできる限り排除した機能設計から検証までを包含した最終的な性能の最適化を指向したVLSI自動設計システムを開発することを最終目標としている.今年度は、ワークステーション上にC言語,Xウインドウシステムを用い実現しているスタンダードセル方式のVLSIに対応する配置配線システムCLEARに,面積の最小化に関し配置配線階層を統合することを目的に,概略配置,概略配線を入力とし,セルの各セル行内での線形順序関係を保ちながら,チャネル密度最小の配置を出力するアルゴリズムを実装した.ベンチマークデータなどによる実験の結果,最終的なチップ面積削減には,チャネルの横幅を制限した上でのチャネル密度の最小化が必要であるとの結論を得たため,チャネルの横幅を与えられた上限以内にするという条件下で,チャネル密度最小となる配置を出力するアルゴリズムを開発,実装した.また,計算時間の短縮を目的に,発見的手法に基づくアルゴリズムを開発し,厳密解とほぼ等しい結果を短時間に得ることに成功した.また,複数チャネルに対しては,1チャネルに対するアルゴリズムを順次適用することにより対応した.実験により,面積削減の効果を確認し,本手法の有効性を確認した.今後,本手法を用いることを前提とした概略配置,配線手法の確立を目指す.また,VLSIの性能を左右する遅延の改善に効果が大きいクロック時差入力手法を考慮した配置配線手法の開発を目指す.