準同期式回路レイアウト設計

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現在,大域的なクロックを用いる同期式回路がVLSI上に実装される回路の主流を占めているが,完全同期式回路は様々な観点で限界に達していると言われている.本研究では,同一周期のクロックを必ずしもレジスタに同時に入力することを前提としない準同期式回路によって限界を乗り越えようと試みている.本年度は,高性能準同期式回路をVLSI上で実現するための萌芽的基礎的な技術として以下の成果を得た.1.回路合成技術:クロックスケジュールが任意に設定可能であるという条件下で,与えられたゲートレベルの回路に対し遅延を挿入することにより,回路のクロック周期を,遅延挿入のみKが許された場合の下限まで短縮できることを示し,遅延挿入アルゴリズムを与えた.現実には遅延挿入やクロックスケジュールの容易さなどが関係するため,実際の回路で遅延をどのように挿入すればよいのか明らかにする必要がある.今後,リタイミング技術などと組み合わせることにより,回路の面積,クロック配線長,クロック周期などの最適化を目指す.2.クロック駆動レイアウト手法:クロック分配に必要なコストを削減するために最適クロック配線を仮定し,その下で回路レイアウトの最適化を試みるクロック駆動レイアウト手法において,仮定した最適クロック配線を大域的情報として用いて実際のクロック配線を構成する手法を提案した.今後,実際の回路に対して提案手法を適用しクロック配線長削減に対する効果を確かめるとともに,手法の問題点を探り改善を目指す.