計算機クラスタ上での並列論理シミュレータの研究

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近年、LSIの大規模化に伴い、論理回路のCAD(Computer Aided Design)システムはますますその重要性を増している。設計工程のなかでも論理シミュレーションは、設計回路の正当性、信号の伝搬遅延時間を検証する重要な過程である。しかしながら、回路規模が増大するにつれて論理シミュレーションに要する時間と費用が急増しており、柔軟で高速な論理シミュレータの必要性が高まっている。並列計算機上で実行する並列論理シミュレータは、高性能が期待できるため、以前から各所で研究が進められてきたが、デッドロックの対処など並列実行を阻害する要因が依然多く残されており、いずれも十分な効率を得るには至っていない。本研究では計算機クラスタ上に高速並列論理シミュレータを開発した。並列論理シミュレーションアルゴリズムにはChandy、Misraの提案したConservative法を用い、デッドロック解決アルゴリズムにNull Message方式を用いた。これらのアルゴリズムに高速化の手法として、より並列性を引き出せる仮想時刻管理法、ゲートの特性を考慮したイベント削除法、通信のオーバヘッドを削減できるプロセッサ間イベント授受方式を提案し実装した。また、均等な負荷分散と通信回数削減を目標とした回路分割方式を開発し、評価した。性能評価の結果、8プロセスで最大約1793.0(Kevents/sec)の絶対性能と最大約9.7倍の速度向上を得た。また高速化手法を施すことで、メッセージ数は最大約99.9%削減され、ヌルメッセージは最大約99.5%削減された。また評価回数は最大約99.7%削減された。