微細集積回路の歩留り保障設計技術の研究

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本研究の目的は,プロセスの最適化から回路特性の最適化までを含んだ歩留り最適化設計手法の提案である。製造プロセスをも最適化の対象とすることで,総合的な歩留り最適化が可能となり,歩留りの改善と設計時間の短縮が同時に達成できる。本年度は、デジタル回路を対象として,チップ内のトランジスタばらつきや,ゲート内のばらつきを考慮した統計遅延解析手法について提案を行なった。詳細は下記の通りである。1.実測値からのチップ内ばらつき抽出手法 製造ばらつきを考慮した回路設計では,チップ間のばらつきのみならず,チップ内でのばらつきを考慮する必要がある。本研究では,チップ内ばらつきとチップ間ばらつきのモデル化,および,モデルパラメータの抽出手法を提案する。チップ内ばらつきをチップ間ばらつきから分離するのは困難であったが,電流値のばらつきから直接計算することで,チップ内ばらつきパラメータを抽出する。リングオシレータの発振周波数ばらつきとの比較を行うことで,提案手法の精度検証を行った。2.チップ内ばらつきのサイズ依存を考慮した統計遅延解析手法現実的な回路遅延変動量を知るために,実測したトランジスタ特性のばらつきからゲート遅延ばらつきを求める。従来の統計遅延解析では,チップ内ばらつきのサイズ依存を考慮していなかったが,応答曲面法を用いた手法により,チップ内ばらつきのサイズ依存性を考慮した遅延モデルの生成手法を提案した。3.ゲート内ばらつきを考慮した統計遅延解析手法ゲート遅延ばらつきの見積りにおいて,論理ゲート内のトランジスタ間ばらつきを考慮する事が重要である。本研究では,ゲート内でのばらつきを考慮したゲート遅延ばらつきモデルを提案した。提案モデルは,トランジスタ特性を共通成分と独立変動成分に分けて,それらの変動量から遅延時間を与える。具体的な回路の遅延ばらつきを例に,ゲート内ばらつきを考慮する場合としない場合で,遅延分布に差がでることを示した。