イベントトポロジーを認識するBelleレベル1.5トリガーシステムの詳細設計

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KEK-B加速器Belle実験のためのレベル1.5トリガーシステムの設計に必要なハードウエアおよびソフトウエアの設計を行ってきた。まずハードウエアについては以前に開発したXilinx社SPARTANシリーズに代えて、Xilinx社VirtexシリーズのFPGAを採用した汎用トリガーモジュールを開発した。このFPGAはSPARTANに比べ高速でありかつ大容量であるので、より複雑なトリガー判定論理の導入に適している。また、種々のトリガー情報源とのインターフェースのためにCommon Mezzanine Card規格を採用し、アナログ・ディジタル両方のインターフェース回路を容易に設計開発できるようにした。ソフトウエアについてはまずトリガーシミュレータの開発のための整備作業を行った。実際にBelle実験で収集されたデータと、種々の物理事象をシミュレーションしたデータの双方についてシミュレータへのインターフェースを行えるようにサポートツールを整備した。今後様々なトリガー論理の評価を実際的に行える用意ができた。また、並行してFPGA論理回路にそれらのトリガー論理を搭載するためのハードウエア側のシミュレーションの整備を行ってきた。このハードウエアシミュレーションにはVHDL言語が採用された。これらのセットアップを用いて、トリガーパターンをFPGAで生成し、それを実際にトリガー論理にかけ、シミュレーションとコンシステントな結果の生成を確認するするデモンストレータを構築した。