イベントポロジー認識を実現する高速トリガーシステムの開発

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トリガープロセッサを実装するためのハードウェア技術としてFPGAをもちいるわけであるが、現在利用可能な素子の評価をおこなうため、まず汎用のハードウェア記述言語であるVHDLを用いて、テスト用のロジックを多数用意し、いくつかの素子について評価検討をおこなった。LCAやCPLDと呼ばれる素子についてテストロジックの合成と配置配線をおこない、収容可能な論理回路のサイズや、発生する伝搬遅延やジッター等の電気的性能を測定した。一般に論理ブロックヘの入力数が多く、配線経路が限定されるCPLDの方が、速度性能としては高いものが得られるが、一方で、大規模論理回路設計の基本となる同期回路設計技法を用いる場合多数のフリップフロップを内蔵するLCAが有利になることを数量的に確認した。トリガーシステムを設計するためにソフトウエアによるシミュレータを用意する必要がある。ここでは別の物理事象シミュレータの発生した模擬データをもとに、トリガー論理の評価を行なうために計算機上で事象選択をおこなうソフトウエアの枠組みを構築した。設計にあたり、オブジェクト指向技術を用いた解析設計を行ない、C++言語を用いてプログラム開発を行なった。それによればデータ入力・シミュレーション実行、結果の表示や記録など全体の枠組みは共通としたまま、例えばシミュレーション部分をクラスとして実装することにより、モジュールを抜き差しするようにさまざまな論理の評価がおこなえるようになった。ここで開発された多数のクラスは汎用的なものであり実験の様々なところで利用できる。今後、ハードウエアにトリガー論理を搭載し、シミュレータの出力と比較しつつ性能を確認し、KEK-B加速器BELLE実験のトリガーアップグレード(レベル1.5トリガー導入)の提案書にまとめることになる。