非同期式高速単一ボルテックスロジック回路の研究

异步高速单涡旋逻辑电路的研究

• 批准号: 12016204
• 负责人: 吉川 信行
• 金额: $ 1.47万
• 依托单位: Yokohama National University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research on Priority Areas (A)
• 财政年份: 2000
• 资助国家: 日本
• 起止时间: 2000 至 无数据
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-12016204/
• 关键词: 単一磁束量子; SFQ; 超伝導集積回路; Josephson素子; BDD; 非同期方式; セルベース設計法; マイクロプロセッサ

単一ボルテックス論理回路は、(1)動作スピードが速い、(2)消費電力が小さい、(3)新機能集積システムが構築できる可能性がある、等の優れた特徴を持つ。しかしながら、原理的に各ゲートへの厳格に同期したクロックパルスの供給が必要なため、実際の回路の高速動作はクロックスキューの問題により大きく制限されていた。これに対して申請者らは、単一ボルテックス論理回路のタイミングの問題を克復するため、非同期設計(Data driven self timing;DDST)に基づく設計法を検討してきた。本研究は、DDSTアーキテクチャを大規模な単一ボルテックスロジック回路の設計に適用し、そのパフォーマンスの評価を行うことにより、大規模単一ボルテックス論理回路の実現性について検討する。具体的には、DDSTアーキテクチャ基づいて、小規模なマイクロプロセッサを設計し、その動作スピードを評価することにより、非同期設計方法の有効性を示す。本年度では以下の成果を得た。(1)大規模な単一ボルテックス論理回路を設計するためのトップダウン設計法を構築し、論理合成、論理シミュレーション、回路シミュレーション、レイアウト抽出等のCAD環境を整備した。(2)DDSTアーキテクチャに基づく8ビット単一ボルテックスマイクロプロセッサを設計し、システムの評価を行った。特に、コントローラの設計において、DDSTアーキテクチャが有効であることを示した。(3)単一ボルテックスマイクロプロセッサは、これと同一のアーキテクチャに基づく半導体マイクロプロセッサに対して10倍以上の高速動作が可能であることを示した。

単 a ボ ル テ ッ ク ス logical loop は, (1) action ス ピ ー ド い が speed, (2) consumption power が small さ い, (3) the new function set product シ ス テ ム が build で き る possibility が あ る, such as の optimal れ た, 徴 を つ. し か し な が ら, principle of に each ゲ ー ト へ の に 厳 lattice period し た ク ロ ッ ク パ ル ス の supply necessary な が た め, be interstate の loop の high-speed action は ク ロ ッ ク ス キ ュ ー の problem に よ り big き limitations く さ れ て い た. こ れ に し seaborne て applicants ら は, 単 ボ ル テ ッ ク ス logical loop の タ イ ミ ン グ の problem を recover す る た め design, not the same period (Data driven self timing; DDST) に base づ く design method を 検 beg し て き た. は, this study DDST ア ー キ テ ク チ ャ を large-scale な 単 a ボ ル テ ッ ク ス ロ ジ ッ の ク circuit design に し, そ の パ フ ォ ー マ ン ス の review 価 を line う こ と に よ り, large-scale 単 a ボ ル テ ッ ク ス logical loop の be now sex に つ い て beg す 検 る. Specific に は, DDST ア ー キ テ ク チ ャ base づ い て, small-scale な マ イ ク ロ プ ロ セ ッ サ を design し, そ の action ス ピ ー ド を review 価 す る こ と に よ り design method of the same period, the の have sharper sex を す. For the current year, で で has the following を achievements た. (1) large-scale な 単 a ボ ル テ ッ ク ス を logical circuit design す る た め の ト ッ プ ダ ウ ン を design method to construct し, logical synthesis, logical シ ミ ュ レ ー シ ョ ン, loop シ ミ ュ レ ー シ ョ ン, レ イ ア ウ ト の like pump CAD environment gearing up を し た. (2) the DDST ア ー キ テ ク チ ャ に base づ く 8 ビ ッ ト 単 a ボ ル テ ッ ク ス マ イ ク ロ プ ロ セ ッ サ を design し, シ ス テ ム の review 価 を line っ た. に, コ ン ト ロ ー ラ の design に お い て, DDST ア ー キ テ ク チ ャ が have sharper で あ る こ と を shown し た. (3) a ボ 単 ル テ ッ ク ス マ イ ク ロ プ ロ セ ッ サ は, こ れ と same の ア ー キ テ ク チ ャ に base づ く semiconductor マ イ ク ロ プ ロ セ ッ サ に し seaborne て 10 times more の high-speed action may が で あ る こ と を shown し た.

项目成果

吉川信行,森静香,越山潤一: "Verilog HDLによるRSFQ論理回路のタイミング設計手法の検討"電子情報通信学会論文誌C. 7. 643-650 (2000)

Nobuyuki Yoshikawa、Shizuka Mori、Junichi Koshiyama：“使用 Verilog HDL 的 RSFQ 逻辑电路时序设计方法的研究” IEICE Transactions C.7.643-650 (2000)

N.Yoshikawa and J.Koshiyama: "Top-Down RSFQ Logic Design Based on a Binary Decision Diagram"IEEE Trans.Appl.Superconductivity. (to be published). (2001)

N.Yoshikawa 和 J.Koshiyama：“基于二元决策图的自顶向下 RSFQ 逻辑设计”IEEE Trans.Appl.Superconductivity。

N.Yoshikawa and K.Yoneyama: "Parameter Optimization of Single Flux Quantum Digital Circuits Based on Monte Carlo Yield Analysis"IEICE Transactions on Electronic. E83-C. 75-80 (2000)

N.Yoshikawa 和 K.Yoneyama：“基于蒙特卡罗产量分析的单通量量子数字电路的参数优化”IEICE Transactions on Electronic。

N.Yoshikawa,T.Abe,Y.Kato and H.Hoshina: "Component Development for a 16 Gb/s RSFQ-CMOS Interface System"IEEE Trans.Appl.Superconductivity. (to be published). (2001)

N.Yoshikawa、T.Abe、Y.Kato 和 H.Hoshina：“16 Gb/s RSFQ-CMOS 接口系统的组件开发”IEEE Trans.Appl.Superconductivity。

越山潤一,吉川信行: "RSFQ論理回路のセルベース設計手法の検討"電子情報通信学会論文誌C. 7. 636-642 (2000)

Junichi Koshiyama、Nobuyuki Yoshikawa：“RSFQ 逻辑电路基于单元的设计方法的研究” IEICE Transactions C.7.636-642 (2000)