非同期式高速単一ボルテックスロジック回路の研究

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単一ボルテックス論理回路は、(1)動作スピードが速い、(2)消費電力が小さい、(3)新機能集積システムが構築できる可能性がある、等の優れた特徴を持つ。しかしながら、原理的に各ゲートへの厳格に同期したクロックパルスの供給が必要なため、実際の回路の高速動作はクロックスキューの問題により大きく制限されていた。これに対して申請者らは、単一ボルテックス論理回路のタイミングの問題を克復するため、非同期設計(Data driven self timing;DDST)に基づく設計法を検討してきた。本研究は、DDSTアーキテクチャを大規模な単一ボルテックスロジック回路の設計に適用し、そのパフォーマンスの評価を行うことにより、大規模単一ボルテックス論理回路の実現性について検討する。具体的には、DDSTアーキテクチャ基づいて、小規模なマイクロプロセッサを設計し、その動作スピードを評価することにより、非同期設計方法の有効性を示す。本年度では以下の成果を得た。(1)大規模な単一ボルテックス論理回路を設計するためのトップダウン設計法を構築し、論理合成、論理シミュレーション、回路シミュレーション、レイアウト抽出等のCAD環境を整備した。(2)DDSTアーキテクチャに基づく8ビット単一ボルテックスマイクロプロセッサを設計し、システムの評価を行った。特に、コントローラの設計において、DDSTアーキテクチャが有効であることを示した。(3)単一ボルテックスマイクロプロセッサは、これと同一のアーキテクチャに基づく半導体マイクロプロセッサに対して10倍以上の高速動作が可能であることを示した。