部分再学習可能なウェーハ規模耐故障化神経回路網に関する研究

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本研究では,ハードウェア実装されたニューラルネットワーク上の故障を高速に補償し,耐故障性を備えたシステムを構築する手法として部分再学習法を提案し,多様な条件下で他の手法との比較や故障補償シミュレーションを通じその性能を明らかにすることを目的としている.本年度では,(1)高精度演算型ニューロンの設計,(2)教師信号格納部分の設計,(3)シミュレーションによる動作検証,のうち,比較すべき新たな手法が提案されたことを受け,(3)について重点的に行った.比較すべき新たな手法とは「耐最悪故障化学習法」であり,もっとも影響の大きい故障を対象として耐故障化学習を行うことで,全体としての耐故障性を得る方法である.耐最悪故障化学習法は,従来提案されていた.「耐故障化学習法」を発展させたもので,従来法では困難であった複雑な問題に対しても適用できる可能性があり,詳細な比較調査を行った.昨年度に提案したFlip断線故障,従来から用いられてきたO-スタック故障を対象に,入力のカテゴリ判定問題などを用い,さまざまな角度からシミュレーションを行い,その性能について詳細に比較を行った.その結果,「耐故障化学習法」に比べれば適用できる範囲は広いものの,耐最悪故障化学習法でも複雑な問題に対しては学習が収束しない場合が多いこと,研究代表者が提案している部分再学習法に比べれば学習時間が数倍〜十数倍となることを明らかにした.一方,耐最悪故障化学習法で学習したニューラルネットワークでは,故障がない場合に比べて汎化能力(未知入力に対しても,過去の学習履歴からもっともらしい解を導き出すこと)が大幅に向上するという現象がみられた.これまでの研究成果により,ウェーハ規模の耐故障化ニューラルネットワークは十分実現可能であることが明らかとなった.今後は実際の回路設計を通じて詳細な実験データを収集し学術論文としてまとめる予定である.