自律故障補償可能なWSI規模超高速神経回路網の実現とその応用に関する研究

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自律故障補償可能なWSI規模のハードウェア神経回路網の設計とハードウェア実装を進めた.同時に,提案している部分再学習(PR)法の故障補償能力に大きな影響を与える初期学習の実施方法について,シミュレーテッドアニーリングの考え方を援用したBPA(Back-Propagation with Annealing)法を提案し,BPA法とPR法を組み合わせることで大幅に故障補償率を向上させることを示した.故障補償能力を持つハードウェアニューロンについては,必要となる機能ブロックをVHDLで設計し,動作を検証した.特に論理合成ツール,シミュレーションツールに関しては本研究費でMentor Graphics社によるHigher Education Programに加入し,安価に高性能のツールを導入することができた.また,再学習時に必要となる重みや教師信号をボード上のDRAMに移すことで,回路規模を削減することができた.初期学習法としてBPA法を提案し,BPA法とPR法を組み合わせることで従来のBP法を初期学習法に用いる場合に比べ,リンクの単一断線故障時に約20%,ニューロンの0-スタック故障時に約20%,ニューロンの1-スタック故障時に約10%向上させることができた.これらの成果は現在研究報告としてとりまとめているところである.