計算量を低減した画像および音声符号器の並行プロセッサのアーキテクチャ設計

マルチスレッドプロセッサを用いた低ビットレートのビデオ/オーデイオ符号化の実現を主な研究テーマとしております。研究はソフトウェアデザィンとハードウェアデザィンの両面から行っております。ソフトウェアデザインにおけるビデオ符号化は、複数の独立した並列プロセスにより実装されております。それに付け加える形で、複雑かつ大量の処理を低コストなハードウェアに依存する形でシステム全体を実現しております。ハードウェアデザインはシステム・オン・チップ(SOC)を念頭においた手法で設計されております。SOCにおいて計算の並列化を目的として、複数の専用プロセッサを併用することにより、効率的な並列計算が可能となります。それぞれのプロセッサエンジンは、それぞれ専用の目的に利用され単一スレッドの処理を行い、これらを汎用の主プロセッサで制御しております。本研究の成果の1つとして、汎用プロセッサによるコプロセッサの新しいスケジューリングが挙げられます。メインプロセッサは動的スケジューリングを行い、コプロセッサ側で書き換え可能なメモリ制御機能を保持しております。これはマクロブロックベースの処理を主プロセッサから分離して、並列性を向上させます。ソフトウェア単一の実装も行い、これはリアルタイムテレビ会議システムを実現しております。これは特に複数国間での通信テストも行っております。ハードウェアへの実装は、約35万ゲートのLSIで設計され、またプロトタイプはFPGAに実装した後に試験を行いました。

マルチスレッドプロセッサを用いた低ビットレートのビデオ/オーデイオ符号化の実現を主な研究テーマとしております。研究はソフトウェアデザィンとハードウェアデザィンの両面から行っております。ソフトウェアデザインにおけるビデオ符号化は、複数の独立した並列プロセスにより実装されております。それに付け加える形で、複雑かつ大量の処理を低コストなハードウェアに依存する形でシステム全体を実現しております。ハードウェアデザインはシステム・オン・チップ(SOC)を念頭においた手法で設計されております。SOCにおいて計算の並列化を目的として、複数の専用プロセッサを併用することにより、効率的な並列計算が可能となります。それぞれのプロセッサエンジンは、それぞれ専用の目的に利用され単一スレッドの処理を行い、これらを汎用の主プロセッサで制御しております。本研究の成果の1つとして、汎用プロセッサによるコプロセッサの新しいスケジューリングが挙げられます。メインプロセッサは動的スケジューリングを行い、コプロセッサ側で書き換え可能なメモリ制御機能を保持しております。これはマクロブロックベースの処理を主プロセッサから分離して、並列性を向上させます。ソフトウェア単一の実装も行い、これはリアルタイムテレビ会議システムを実現しております。これは特に複数国間での通信テストも行っております。ハードウェアへの実装は、約35万ゲートのLSIで設計され、またプロトタイプはFPGAに実装した後に試験を行いました。