超微細LSIにおけるオンチップ高速信号伝送技術の開発

超精细LSI片上高速信号传输技术的发展

• 批准号: 05J01734
• 负责人: 土谷 亮
• 金额: $ 0.64万
• 依托单位: Kyoto University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2005
• 资助国家: 日本
• 起止时间: 2005 至 无数据
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-05J01734/
• 关键词: チップ内高速信号伝送; 伝送線路

本年度はチップ内配線のモデル化およびチップ内高速信号伝送糸の性能見積もりについて検討した.配線のモデル化に関しては有損失基板の影響や,従来無視されてきた直交配線・ダミーフィルといった周辺配線の影響について実測と電磁界解析によって評価を行った.その結果,数GHzの領域ではこれらの要素が配線の損失に影響を及ぼすことが確認された.また,集積回路内に多数存在する微細な電源配線が基板の影響を遮断することを確認した.信号伝送糸の性能見積もりについては,配線部分,終端抵抗,駆動回路のそれぞれについて個別に検討を行った.配線部分については,配線の抵抗成分による損失が性能の本質的な制約であることを明らかにし,配線部分の帯域を解析的に見積もる手法を提案した.解析的な評価を行うことで配線設計に関わるパラメータ間の関係が明確になり,将来予測などにも適用が可能である.終端抵抗は配線終端部分において電磁波の反射を抑制するための抵抗であり,高速信号伝送での重要な要素のひとつである.従來,インピーダンス整合に基づく終端抵抗の設計が行われていたのに対し,本年度の検討により,インピーダンス整合よりも帯域を向上させる終端抵抗の値があることを明らかにした.提案する最適な終端抵抗は帯域を上昇させるだけでなく,近年問題となっている製造ばらつきに対しても高い耐性をもつことが示されており,信号伝送糸の設計において重要な成果と言える.チップ内の長距離配線を駆動する高速な回路として,CML(Current Mode Logic)が検討されている.CMLは高速に動作可能であるが,従来のCMOSインバーターに比べて消費電力が大きいという欠点があった.また,従来の設計手法では配線の特性インピーダンスと必要な振幅からほぼ全ての設計パラメータが決定されるため消費電力の削減は困難であった.本研究ではチップ内配線の損失の大きさに着目し,設計制約の一つであるインピーダンス整合がそれほど重要ではないことを示した.インピーダンス整合を取らない設計を行うことで,駆動回路の帯域を劣化させずに消費電力を10〜25%削減可能な設計手法を提案した.信号伝送糸の検討は個別の要素ごとに検討を行ったが,現在これらを統合した性能見積もり・設計手法を検討中である.

For this year, the performance of the internal wiring in チップ チップ, モデ モデ, およびチップ, and the high-speed signal 伝 transmission system in およびチップ can be seen in the accumulation of <s:1> <s:1> に, に, て検, て検 and た. Wiring の モ デ ル change に masato し て は や, loss of substrate の influences on 従 to ignore さ れ て き た rectangular wiring, ダ ミ ー フ ィ ル と い っ 辺 wiring の た weeks に つ い て be measured と electromagnetic field analytical に よ っ て review 価 を line っ た. そ の as a result, several GHz の field で は こ れ ら が wiring の loss に の elements influencing を and ぼ す こ と が confirm さ れ た. ま た Most of the に in the integrated circuit have する fine な power distribution が substrate <s:1> influence を interruption する する とを confirm た た. Signal 伝 send si の performance to meet product も り に つ い て は, wiring, terminal resistance, dynamic loop の 駆 そ れ ぞ れ に つ い て individual に 検 line for を っ た. Wiring part に つ い て は, wiring の resistance ingredient に よ る loss が performance の nature な restriction で あ る こ と を Ming ら か に し, wiring part の 帯 domain を parsing に see product も る technique proposed を し た. Parsing な review 価 を line う こ と で wiring design に masato わ る パ ラ メ ー タ between の masato is が clear に な り, the future can be な ど に も may apply が で あ る. Terminal resistance は wiring terminal part に お い て の electromagnetic wave reflection を inhibit す る た め の resistance で あ り, high-speed signal 伝 send で の is key factor な の ひ と つ で あ る. 従, イ ン ピ ー ダ ン ス integration に base づ く terminal resistance line の design が わ れ て い た の に し polices, this year's の beg に 検 よ り, イ ン ピ ー ダ ン ス integration よ り も 帯 domain を upward さ せ る terminal resistance の numerical が あ る こ と を Ming ら か に し た. Proposal す る optimum な terminal resistance は 帯 domain を rise さ せ る だ け で な く, in recent years, problems と な っ て い る manufacturing ば ら つ き に し seaborne て も high い patience を も つ こ と が shown さ れ て お り, signal 伝 send si の design に お い て important な results と said え る. チ ッ プ の within long distance wiring を 駆 dynamic す る high-speed な loop と し て, CML (Curren t Mode Beg さ Logic) が 検 れ て い る. CML は high-speed に action may で あ る が, 従 to の CMOS イ ン バ ー タ ー に than べ て consumption power が き い と い う points less が あ っ た. ま た, 従 to の design gimmick で は wiring の features イ ン ピ ー ダ ン ス と necessary な amplitude か ら ほ ぼ full て の design パ ラ メ ー タ が decided さ れ る た め consumption It is difficult to cut electricity であった. Within this study で は チ ッ プ wiring の loss の big き さ に mesh し, design constraints の a つ で あ る イ ン ピ ー ダ ン ス integration が そ れ ほ ど important で は な い こ と を shown し た. イ ン ピ ー ダ ン ス integration を take ら な い line design を う こ と で, dynamic loop の 駆 帯 domain を degradation さ せ ず に consumer power を 10 ~ 25% cuts may な design gimmick を proposal Youdaoplaceholder0 た. Beg は individual signal 伝 send si の 検 の elements ご と に 検 line for を っ た が, now こ れ ら を integration し た performance see product も り · design gimmick を 検 beg in で あ る.

项目成果

Performance Limitation of On-Chip Global Interconnects for High-Speed Signaling

高速信号传输片上全局互连的性能限制

• 发表时间: 2005
• 期刊: IEICE Trans.FUNDAMENTALS Vol.E86-A, No.4
• 作者: A.Tsuchiya;M.Hashimoto;H.Onodera
• 通讯作者: H.Onodera