高品位成膜技術による酸化物半導体メモリデバイスの創成とその高性能化

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ゾル・ゲル法によるSrTiO_3(以下STO)薄膜の高品位成膜においては、基板にサファイアc面を用い、1400℃で焼成する条件が最も有効であった。このときSTOはほぼ(111)方向に高度に配向していることをX線回折法(XRD)で確認され、STO薄膜が高品位に成膜されていることがわかった。次に、導電性の発現のためLaやNbをドープしたSTOを前記最適化条件で作製し、その結晶性及び電気的特性の評価を行った。その結果、ドープ量の増加に伴いSTO(111)のXRD反射強度が低下すると伴に配向性も低下し、結晶性が低下していることがわかった。特にNbドープでは1at%以上のドーピングによりその結晶性が大きく低下した。またこの試料について電気的評価を行ったところ、多くの試料において10^<12>Ω・cm程度の極めて高い抵抗率を示したが、Laでは0.5at%、Nbでは1at%の試料のみ10^9Ω・cm台と比較的低い抵抗率を示した。そこで、0.5at%Laドープ及び1at%Nbドープした試料について、2%のH_2雰囲気(N_2バランス)において還元処理しより一層の低抵抗化を図った。その結果、Nbドープの若干の抵抗率の低下が確認されたものの大きな低抵抗化は見られなかったが、一方、Nbドープにおいては抵抗率が10^4Ω・cm台まで低下し、還元処理がSTOの低抵抗化に有効であることを見出した。しかしながら、今回の結果はまだFeFETを作製するには不十分であり、FeFETの作製までは至らなかった。現在、今回の知見をより高品位な成膜手法、例えばMOCVDやPLD、に適用し、STO薄膜を単結晶化することを計画しており、これよりFeFETの高性能化を図ることができると考えられる。今回の成果は、国際会議2件、国内学会1件で発表するとともに、1報の論文を現在投稿中である。