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3次元集積化実装時代の超高帯域幅ベクトルプロセッサアーキテクチャの創出

打造3D集成实现时代超高带宽矢量处理器架构

基本信息

批准号：
09J07908
负责人：
船矢祐介
金额：
$ 1.28万
依托单位：
Tohoku University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2009
资助国家：
日本
起止时间：
2009 至 2010
项目状态：
已结题

项目摘要

本年度は、メモリレイヤとプロセッサレイヤから構成される超高帯域幅ベクトルプロセッサの、メモリレイヤ部分の詳細設計を行った。また、設計したメモリレイヤと複数のコアを統合したシステムを提案し評価した。まず、前年度に基本設計を行ったメモリレイヤ部分について、データアレイ、デコーダ、センスアンプ等の各構成要素の配置・配線を含めた詳細設計を行い、その設計に基づきn層のメモリレイヤの実装に必要なTSVのコストを定式化した。粗粒度設計及び細粒度設計の2種類の設計を行った。評価の結果、細粒度設計のTSVコストは層数の増加に伴い数百万本程度まで増加するが、粗粒度設計のTSVコストは高々数万本程度であることが分かった。これに対し、アプリケーションの実効性能は両設計でほぼ同じであったことから、ベクトルアーキテクチャには粗粒度設計が適していることが明らかになった。次に、設計したメモリレイヤの適用例として、複数のコアを搭載したCMVP(チップマルチベクトルプロセッサ)とメモリレイヤを組み合わせた3-D CMVPを検討した。3-D CMVPは、演算器を集積したコア層、共有キャッシュを集積したキャッシュ層、及びオフチップメモリとのインタフェース部分を集積した10層の3種類で構成し、キャッシュ層には、これまでに設計した粗粒度メモリレイヤ設計を適用する。実アプリケーションを用いた性能評価の結果、提案するシステムは、シングルコアでキャッシュを持たないベクトルプロセッサと比較して、高い実効性能を実現可能であることが明らかになった。さらに、同じ層数ならば10層よりもキャッシュ層を強化する方が消費エネルギを抑えることができ、高いエネルギ効率を達成可能であることが明らかになった。

This year, the detailed design of the ultra-high bandwidth components was carried out. The design of the project was reviewed. The basic design of the previous year included the detailed design of the layout and wiring of the various components such as the layout, design, and installation of the TSV. Coarse-grained design and fine-grained design are two types of design. The evaluation results show that the number of TSV layers in fine-grained design increases with millions of units, while that in coarse-grained design increases with tens of thousands of units. In this regard, the actual performance of the APRIKECH system is the same as that of the original design, and it is clear that the basic design is suitable for coarse-grained design. Second, the design and application of the CMVP, a plurality of CMVP, a combination of CMVP, CMVP. 3-D CMVP is composed of 10 layers and 3 types of computer integration layers, shared computer integration layers, and shared computer integration layers. The results of the performance evaluation, the proposal and the implementation of the project are presented in detail below. The number of layers in the same layer is 10, and the number of layers in the same layer is 10. The number of layers in the same layer is 10.

项目成果

期刊论文数量（0）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

Design and Early Evaluation of a 3-D Die Stacked Chip Multi-Vector Processor

3D 芯片堆叠芯片多矢量处理器的设计和早期评估

DOI：
发表时间：
2010
期刊：
影响因子：
0
作者：
Butsurin Jinnai;Takuji Uesugi;Koji Koyama;Keisuke Kato;Atsushi Yasuda;Shinichi Maeda;Hikaru Momose;Seiji Samukawa;Yusuke Funaya (第二著者・発表者)
通讯作者：
Yusuke Funaya (第二著者・発表者)

3次元積層技術による次世代ベクトルキャッシュの設計と評価

使用3D堆叠技术的下一代矢量缓存的设计和评估