3次元集積化実装時代の超高帯域幅ベクトルプロセッサアーキテクチャの創出

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本年度は、メモリレイヤとプロセッサレイヤから構成される超高帯域幅ベクトルプロセッサの、メモリレイヤ部分の詳細設計を行った。また、設計したメモリレイヤと複数のコアを統合したシステムを提案し評価した。まず、前年度に基本設計を行ったメモリレイヤ部分について、データアレイ、デコーダ、センスアンプ等の各構成要素の配置・配線を含めた詳細設計を行い、その設計に基づきn層のメモリレイヤの実装に必要なTSVのコストを定式化した。粗粒度設計及び細粒度設計の2種類の設計を行った。評価の結果、細粒度設計のTSVコストは層数の増加に伴い数百万本程度まで増加するが、粗粒度設計のTSVコストは高々数万本程度であることが分かった。これに対し、アプリケーションの実効性能は両設計でほぼ同じであったことから、ベクトルアーキテクチャには粗粒度設計が適していることが明らかになった。次に、設計したメモリレイヤの適用例として、複数のコアを搭載したCMVP(チップマルチベクトルプロセッサ)とメモリレイヤを組み合わせた3-D CMVPを検討した。3-D CMVPは、演算器を集積したコア層、共有キャッシュを集積したキャッシュ層、及びオフチップメモリとのインタフェース部分を集積した10層の3種類で構成し、キャッシュ層には、これまでに設計した粗粒度メモリレイヤ設計を適用する。実アプリケーションを用いた性能評価の結果、提案するシステムは、シングルコアでキャッシュを持たないベクトルプロセッサと比較して、高い実効性能を実現可能であることが明らかになった。さらに、同じ層数ならば10層よりもキャッシュ層を強化する方が消費エネルギを抑えることができ、高いエネルギ効率を達成可能であることが明らかになった。