3次元積層技術による超高帯域幅ベクトルプロセッサ設計に関する研究

利用3D堆叠技术的超高带宽矢量处理器设计研究

• 批准号: 20650005
• 负责人: 小林 広明
• 金额: $ 1.66万
• 依托单位: Tohoku University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Exploratory Research
• 财政年份: 2008
• 资助国家: 日本
• 起止时间: 2008 至 无数据
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-20650005/
• 关键词: 計算機システム; 3次元積層型集積; 高性能計算; ベクトルプロセッサ; 発熱解析

本研究では, 近未来に起こる3次元集積化実装時代に対応した高性能マイクロプロセッサアーキテクチャ設計制約条件, 及びその制約下での最適アーキテクチャ設計方式を明らかにすることを目的としている. 平成20年度には, 3次元積層の要素技術, および3次元積層技術を用いた新たなアーキテクチャ設計に関する研究動向の調査・検討を行った. これにより, 3次元積層技術により利用可能となるチップ内のトランジスタ数は飛躍的な増加し, 3次元方向に積層される各シリコン層を結合するThrough Silicon Via(TSV)によりチップ上の配線長, および配線遅延時間の短縮が可能であることを確認した. また, 近年入出力ピンの実装技術の限界により, メモリバンド幅の低下が懸念されているベクトルプロセッサに着目し, 前述の三次元積層技術がもたらす利点を最大限に活かすことが可能な3次元積層技術を用いた大容量オンチップメモリを搭載する3次元ベクトルプロセッサを提案した. 提案した3次元ベクトルプロセッサは, プロセッサ層と複数のメモリ層から構成され, メモリ層を増加させることオンチップメモリの容量を容易に増加させることが可能であり, オフチップメモリへのアクセス数を削減することで, オフチップメモリアクセスに伴う消費電力を抑制しつつ, メモリアクセスレイテンシを効果的に隠蔽する. 評価の結果, 提案するメモリ積層型3次元ベクトルプロセッサは既存の2次元実装のベクトルプロセッサと比較して, 消費エネルギを最大14%, 実行サイクルを最大63%削減出来ることを示した.

The purpose of this research is to clarify the design constraints of high-performance macropros-Sisaka-kiteck in the near future in the era of 3-D integrated implementations, and the optimal design method of macropros-Sisaka-kiteck under these constraints. In 2010, the research trend of three-dimensional laminated element technology and three-dimensional laminated technology was investigated. The 3D multilayer technology can be used to increase the number of layers in the layer by leaps and bounds. Through Silicon Via(TSV), the length of the line on the layer and the shortening of the delay time of the line can be confirmed. In recent years, the limit of input power and installation technology has been raised, and the three-dimensional lamination technology mentioned above has been proposed. Proposal 3-D The main purpose of this article is to provide a detailed description of the problem. As a result of the evaluation, the proposal was made to reduce the consumption of multilayer three-dimensional equipment by up to 14% and the implementation of three-dimensional equipment by up to 63% compared with the existing two-dimensional equipment.

项目成果

メモリ積層型3次元ベクトルプロセッサの評価

存储器堆叠式 3D 矢量处理器的评估

• 发表时间: 2009
• 期刊: 先進的計算基盤システムシンポジウムSACSIS 2009予稿集 (印刷中)
• 作者: 船矢祐介;江川隆輔;滝沢寛之;小林広明
• 通讯作者: 小林広明

Early Evaluation of a Memory-Stacked Vector Processor

内存堆栈向量处理器的早期评估

• 发表时间: 2009
• 期刊: Proceedings of IEEE Symposium on Low-Power and High-Speed Chips (COOL Chips XII)
• 作者: Yusuke Funaya;Ryusuke Egawa;Hiroyuki Takizawa and Hiroaki Kobayashi
• 通讯作者: Hiroyuki Takizawa and Hiroaki Kobayashi