The robust clock and data recovery circuit for high-speed communication system

用于高速通信系统的鲁棒时钟和数据恢复电路

• 批准号: 23560462
• 负责人: KISHINE Keiji
• 金额: $ 3.66万
• 依托单位: The University of Shiga Prefecture
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (C)
• 财政年份: 2011
• 资助国家: 日本
• 起止时间: 2011 至 2013
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-23560462/
• 关键词: LSI; アナログ回路; フリップフロップ; メタスタビリティ; 光フロントエンド; 同期回路; 微細デバイス; 超高速; ロバスト; 極微細デバイス; CMOS; 安定動作; 瞬時同期; 65nm; VCO; 光通信; 高速; 低ジッタ; 低雑音

In high speed optical communication systems, it is essential to provide robust clock and data recovery (CDR) circuits in which the quality of the system depends on those. To make clear the relation between the characteristics of devices and those of circuit operation, we propose the small signal equivalent circuit model for a CML buffer circuit and a voltage control oscillator (VCO) circuit which generates the reference clock signal. Using the equations for circuit design, we analyze the operation characteristics of the circuits and make it clear the design methodology of the circuit for achieving the robust CDR operation. To investigate the delay time generated by the CML buffer circuit and the oscillation frequency of the VCO, we fabricated those ICs by 65nm-CMOS and measure the delay and frequency. We confirm the advantage of the model and equation. Furthermore, we propose the burst mode CDR with symmetric loops. The circuit shows the instantaneous locking in HSPICE simulation.

在高速光通信系统中，必须提供鲁棒的时钟和数据恢复（CDR）电路，其中系统的质量取决于这些电路。为了明确器件特性与电路工作特性之间的关系，本文提出了CML缓冲电路和产生参考时钟信号的压控振荡器（VCO）电路的小信号等效电路模型。利用电路设计方程，分析了电路的工作特性，明确了实现稳健CDR工作的电路设计方法。为了研究CML缓冲电路产生的延迟时间和VCO的振荡频率，我们用65 nm-CMOS制作了这些IC，并测量了延迟和频率。我们证实了模型和方程的优点。此外，我们提出了突发模式CDR与对称环。电路在HSPICE仿真中实现了瞬时锁定。

项目成果

Area effective inductive peaking with interwoven inductor for high speed Laser Diode Driver for Optical Communication System

用于光通信系统高速激光二极管驱动器的具有交织电感器的面积有效感应峰化

• 发表时间: 2012
• 期刊: IEICE Transactions on Communications
• 影响因子: 0.7
• 作者: Takeshi Kuboki;Yusuke Ohtomo;Akira Tsuchiya;Keiji Kishine and Hidetoshi Onodera
• 通讯作者: Keiji Kishine and Hidetoshi Onodera

トランジスタサイズに着目した微細CMOS D-FF回路の高速化設計

关注晶体管尺寸的微型CMOS D-FF电路高速设计

• 发表时间: 2013
• 作者: Akihito Taya;Satoshi Denno;Daisuke Umehara;Masahiro Morikura;Hidekazu Murata;Koji Yamamoto;and Susumu Yoshida,;浜田泰輔,井上洋,岸根桂路,土谷亮,久保木猛,稲葉博美
• 通讯作者: 浜田泰輔,井上洋,岸根桂路,土谷亮,久保木猛,稲葉博美

Design method for an over-10-Gb/s CMOS CML buffer circuit for delay control

用于延迟控制的超过 10 Gb/s CMOS CML 缓冲电路的设计方法

• 发表时间: 2012
• 作者: Keiji Kishine，Yusuke Ohtomo;Makoto Nakamura;Mitsuo Nakamura and Hiromi Inaba
• 通讯作者: Mitsuo Nakamura and Hiromi Inaba

完全差動回路構成GVCOの高速化設計

全差分电路配置GVCO高速设计

• 发表时间: 2012
• 作者: 川中啓敬;岸根桂路;土谷亨;小野寺秀俊
• 通讯作者: 小野寺秀俊

Simulation Analysis of Control Methods for Parallel Multi-Operating System Constructed by the Same Output Power Convereters

相同输出功率变换器构建的并行多操作系统控制方法仿真分析

• 发表时间: 2013
• 作者: K. Ishikura;H. Inaba;K. Kishine and M. Nakai
• 通讯作者: K. Kishine and M. Nakai