超高スループット動画像エンコーダーの最適化設計の研究

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すでに放送サービスを開始しているフルハイビジョン(1920x1080)の4倍、16倍の超高精細動画像は、次世代の画像アプリケーションで利用されることが有望視されている。本年度の研究は、開発した動き予測エンジンと並列エンジンをもとに、8kx4k@60fpsのリアルタイムでエンコードするチップを開発した。平成23と24年度に開発した動き予測エンジンと並列エンジンの結果を基にして、動き予測デザインを統合した。提案した方法の導入することで、開発した動き予測アーキテクチャを、ハードウエア記述言語HDLコードで記述し、FPGAプラットフォーム上で本デザインのFPGA評価を行った。FPGAはソフトウェアモデルよりはるかに速いので、多くのビデオシーケンスにたいして実験することが可能である。FPGAを利用して、シミュレーションによって設計した動き予測アーキテクチャの機能を検証した。一方では、40nm CMOS技術で、設計を合成、配置配線し、チップの面積と消費電力をシミュレーションレベルで性能を確認した。それによって、設計したアーキテクチャが実際のASICで実装されました。試作したチップはスループット、回路規模、クロックスピード、消費電力の観点から評価を行った。さらに、動き予測の演算量と消費電力量の削減について、得られた結果を取りまとめ、成果を国際会議と雑誌で発表しました。