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配線遅延の温度依存性を考慮し回路性能を最適化する高位ＬＳＩ設計技術

通过考虑布线延迟的温度依赖性来优化电路性能的高级LSI设计技术

基本信息

批准号：
15J07118
负责人：
川村一志
金额：
$ 1.39万
依托单位：
Waseda University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2015
资助国家：
日本
起止时间：
2015-04-24 至 2017-03-31
项目状态：
已结题

项目摘要

本研究では，局所発熱の削減と配線遅延の影響考慮を統合的に取り扱う高位ＬＳＩ設計技術を構築し，設計後ＬＳＩの性能を最大限に引き出すことを目的とする．平成２８年度は，第一に，アナログ回路シミュレータを用い「配線遅延の温度依存性」を調査した．前年度に定義した「二次消費電力量」の概念を用い，二次消費電力量と温度の関係をプロファイルした．続いて，温度と配線遅延の関係を「配線遅延テーブル」として定式化した．第二に，前年度までに構築した高位ＬＳＩ設計フローに配線遅延テーブルを導入することで新たな設計フローを構築した．本設計フローは，ＬＳＩチップ内の各区画の二次消費電力量にもとづいて区画間消費電力量均一化問題を解くフェーズ，配線遅延テーブルにもとづいて配線遅延を再計算するフェーズから構成され，ふたつのフェーズを反復的に実行する．計算機上でのチップ内温度シミュレーションを通して，従来よりも最大３３％の性能向上を達成した．上記に加え，回路構成に必要なマルチプレクサ数を削減することで，回路全体の性能を向上させる研究に取り組んだ．また，アプリケーションをニューラルネットワーク回路で模すことによりＬＳＩの性能を飛躍的に向上させる研究に取り組んだ．以上の研究成果に対し，国内学会で１件，国際会議で３件の学会発表を行なった．３件の国際会議のうち１件では，論文賞を受賞した．さらに，結果をまとめた論文の学術論文誌への採録が決定し，２件（うちレター論文１件）が平成２８年度中に掲載され，１件が平成２９年４月に掲載されている．

In this study, the effects of local heat generation reduction and wiring delay are considered, and the integrated design technology of high-level LSI is constructed to maximize the performance of LSI after design. In 2008, the first investigation was conducted on the temperature dependence of wiring delay. The concept of "secondary consumption power" was defined in the previous year. The relationship between temperature and alignment delay is defined as "alignment delay". The second is to construct a new circuit board. This design solves the problem of equalization of secondary power consumption among different regions in LSI design, and calculates the distribution delay again. The maximum performance of 33% of the computer's internal temperature is achieved. In addition to the above, the necessary number of circuit components is reduced, and the performance of the whole circuit is studied. The research on LSI performance improvement is conducted in the following areas: The above research achievements are related to one domestic society, three international conferences and one international conference. 2 papers (1 paper) were published in the middle of Heisei 28, and 1 paper was published in April of Heisei 29.

项目成果

期刊论文数量（0）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

Efficient Multiplexer Networks for Field-Data Extractors and Their Evaluations

用于现场数据提取器的高效多路复用器网络及其评估

DOI：
10.1587/transfun.e100.a.1015
发表时间：
2017
期刊：
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
影响因子：
0
作者：
Koki Ito;Kazushi Kawamura;Yuta Tamiya;Masao Yanagisawa;Nozomu Togawa
通讯作者：
Nozomu Togawa

A high-performance circuit design algorithm using data dependent approximation

使用数据相关近似的高性能电路设计算法

DOI：
发表时间：
2016
期刊：
影响因子：
0
作者：
Kazushi Kawamura;Masao Yanagisawa;Nozomu Togawa
通讯作者：
Nozomu Togawa

A floorplan-aware high-level synthesis technique with delay-variation tolerance

具有延迟变化容限的布局感知高级合成技术

DOI：
发表时间：
2015
期刊：
影响因子：
0
作者：
Kazushi Kawamura;Yuta Hagio;Youhua Shi;Nozomu Togawa
通讯作者：
Nozomu Togawa

Interconnection-Delay and Clock-Skew Estimate Modelings for Floorplan-Driven High-Level Synthesis Targeting FPGA Designs

针对 FPGA 设计的布局驱动的高级综合的互连延迟和时钟偏差估计建模

DOI：
10.1587/transfun.e99.a.1294
发表时间：
2016
期刊：
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
影响因子：
0
作者：
Koichi Fujiwara;Kazushi Kawamura;Masao Yanagisawa;Nozomu Togawa
通讯作者：
Nozomu Togawa

Rotator-based multiplexer network synthesis for field-data extractors

用于现场数据提取器的基于旋转器的多路复用器网络综合