配線遅延の温度依存性を考慮し回路性能を最適化する高位ＬＳＩ設計技術

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本研究では，局所発熱の削減と配線遅延の影響考慮を統合的に取り扱う高位ＬＳＩ設計技術を構築し，設計後ＬＳＩの性能を最大限に引き出すことを目的とする．平成２８年度は，第一に，アナログ回路シミュレータを用い「配線遅延の温度依存性」を調査した．前年度に定義した「二次消費電力量」の概念を用い，二次消費電力量と温度の関係をプロファイルした．続いて，温度と配線遅延の関係を「配線遅延テーブル」として定式化した．第二に，前年度までに構築した高位ＬＳＩ設計フローに配線遅延テーブルを導入することで新たな設計フローを構築した．本設計フローは，ＬＳＩチップ内の各区画の二次消費電力量にもとづいて区画間消費電力量均一化問題を解くフェーズ，配線遅延テーブルにもとづいて配線遅延を再計算するフェーズから構成され，ふたつのフェーズを反復的に実行する．計算機上でのチップ内温度シミュレーションを通して，従来よりも最大３３％の性能向上を達成した．上記に加え，回路構成に必要なマルチプレクサ数を削減することで，回路全体の性能を向上させる研究に取り組んだ．また，アプリケーションをニューラルネットワーク回路で模すことによりＬＳＩの性能を飛躍的に向上させる研究に取り組んだ．以上の研究成果に対し，国内学会で１件，国際会議で３件の学会発表を行なった．３件の国際会議のうち１件では，論文賞を受賞した．さらに，結果をまとめた論文の学術論文誌への採録が決定し，２件（うちレター論文１件）が平成２８年度中に掲載され，１件が平成２９年４月に掲載されている．