暗号プロセッサの高水準設計とその応用に関する研究

密码处理器高层设计及其应用研究

• 批准号: 16J05711
• 负责人: 上野 嶺
• 金额: $ 0.83万
• 依托单位: Tohoku University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2016
• 资助国家: 日本
• 起止时间: 2016-04-22 至 2018-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-16J05711/
• 关键词: 算術演算回路; ガロア体; 形式的検証; 暗号ハードウェア; 暗号実装; ハードウェアセキュリティ; 計算機代数

平成29年度は，提案設計手法の耐タンパー性暗号ハードウェアを設計するための拡張と，提案設計手法を用いた高効率暗号ハードウェアの設計を行った．まず，本年度は，これまでに提案してきた耐タンパー性ガロア体乗算器の自動合成システムの拡張を行った．従来システムでは乗算器しか合成できなかったのに対し，本拡張によりガロア体上の任意の関数を入力可能とした．加えて，入力変数の分割数を選択可能とすることにより，より小型な耐タンパー性ガロア体算術演算回路の合成を可能とした．以上の拡張により，提案システムはより多様かつ実用的な暗号ハードウェアの設計が可能である．さらに，提案システムの有用性を示すために，提案システムを用いた耐タンパー性暗号ハードウェア設計を示した．国際標準の暗号方式であるAESに着目し，耐タンパー性AES暗号ハードウェアの大部分を構成する耐タンパー性ガロア体逆元演算回路を提案手法を用いて設計した．その結果，同レベルの耐タンパー性を有する既存手法に対し，設計した逆元演算回路は約25％小型かつ高効率であることを確認した．次に，提案手法を応用した高効率暗号ハードウェアの設計では，まず，これまでに設計した冗長ガロア体算術に基づく高効率ガロア体逆元演算回路のさらなる最適化を行った．内部の演算を圧縮する新たな最適化と，ガロア体表現変換行列の最適化により，AES暗復号を世界で最も高効率に実現することを可能とした．さらに，提案手法を用いた耐タンパー性AES暗号ハードウェアアーキテクチャの設計を示した．上記のガロア体算術演算回路の最適化に加え，アーキテクチャ全体に数式変換に基づく最適化を適用することにより，設計したハードウェアアーキテクチャは従来手法よりも小型かつ約25％低遅延を達成した．

29 annual は pp.47-53, proposal design gimmick の タ resistant ン パ ー sexual sign ハ ー ド ウ ェ ア を design す る た め の company, zhang と, proposal design gimmick を with い た high working rate signal ハ ー ド ウ ェ ア の line design を っ た. ま ず, this year は こ れ ま で に proposal し て き た タ resistant ン パ ー sex ガ ロ ア body count 乗 apparatus の automatic synthesis シ ス テ ム の line company, zhang を っ た. 従 to シ ス テ ム で は 乗 calculate apparatus し か synthetic で き な か っ た の に し polices, this company, zhang に よ り ガ ロ ア on arbitrary の の masato number を into force may be と し た. Add え て, count の divided into force variations を sentaku may と す る こ と に よ り, よ り small な タ resistant ン パ ー sex ガ ロ ア body の arithmetic calculation circuit synthesis を may と し た. Above の company, zhang に よ り, proposal シ ス テ ム は よ り many others か つ code be used な ハ ー ド ウ ェ ア の design が may で あ る. さ ら に, proposal シ ス テ ム の usefulness を shown す た め に, proposal シ ス テ ム を with い た タ resistant ン パ ー sexual sign ハ ー ド ウ ェ ア design を shown し た. International standard code の way で あ る AES に mesh し, resistance to タ ン パ ー sex AES cipher ハ ー ド ウ ェ ア の most を constitute す る タ resistant ン パ ー sex ガ ロ ア body inverse calculation circuit を proposal gimmick を with い て design し た. そ の results, with レ ベ ル の タ resistant ン パ ー sex を have す る existing technique に し seaborne, design し た inverse calculation circuit は about 25% smaller か つ high working rate で あ る こ と を confirm し た. Time に, proposal gimmick を 応 with し た high working rate signal ハ ー ド ウ ェ ア の design で は, ま ず, こ れ ま で に design し た lengthy ガ ロ ア body arithmetic に base づ く high working rate ガ ロ ア body inverse calculation circuit の さ ら な る line optimization を っ た. Internal の calculus を 圧 shrinkage す る new た な optimization と, ガ ロ ア body performance variations in procession の optimization に よ り, AES number after dark で を world most も high working rate に be presently す る こ と を may と し た. さ ら に, proposal gimmick を with い た タ resistant ン パ ー sex AES cipher ハ ー ド ウ ェ ア ア ー キ テ ク チ ャ の design を shown し た. Written の ガ ロ ア body の arithmetic calculation circuit optimization に え, ア ー キ テ ク チ ャ all に number type - changing に base づ く optimization を applicable す る こ と に よ り, design し た ハ ー ド ウ ェ ア ア ー キ テ ク チ ャ は 従 to technique よ り も small か つ about 25% lower 遅 delay を reached し た.

项目成果

Hierarchical Formal Verification Combining Algebraic Transformation with PPRM Expansion and Its Application to Masked Cryptographic Processors

代数变换与PPRM展开相结合的层次形式验证及其在掩码密码处理器中的应用

• DOI: 10.1587/transfun.e100.a.1396
• 发表时间: 2017
• 期刊: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
• 作者: Rei Ueno;Naofumi Homma;Takafumi Aoki;Sumio Morioka
• 通讯作者: Sumio Morioka

Practical Power Analyisis on KCipher-2 Software on Low-End Microcontollers

低端微控制器上 KCipher-2 软件的实用功耗分析

• 发表时间: 2017
• 作者: Minkyung Shin;Ayako Kitazawa;Yuki Matsunaga;Kanehiro Hayashi;Ken-ichiro Kubo;and Kazunori Nakajima.;Rei Ueno
• 通讯作者: Rei Ueno

認証付き暗号の耐タンパー性ガロア体乗算に対するサイドチャネル攻撃

认证密码学中防篡改伽罗瓦域乘法的旁路攻击

• 发表时间: 2017
• 作者: Rei Ueno;鈴木麻奈美;上野嶺;上野嶺
• 通讯作者: 上野嶺

A High Throughput/Gate AES Hardware Architecture by Compressing Encryption and Decryption Datapaths - Toward Efficient CBC-Mode Implementation

• DOI: 10.1007/978-3-662-53140-2_26
• 发表时间: 2016-08
• 作者: Rei Ueno;S. Morioka;N. Homma;T. Aoki

Highly Efficient GF(2^8) Inversion Circuit Based on Hybrid GF Arithmetic

基于混合GF算法的高效GF(2^8)逆变电路

• 发表时间: 2017
• 期刊: Journal of Cryptographic Engineering
• 影响因子: 1.9
• 作者: Rei Ueno;Naofumi Homma;Yasuyuki Nogami;and Takafumi Aoki
• 通讯作者: and Takafumi Aoki