Development of nanoscale device simulation method based on quantum computing algorithm

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電界効果型トランジスタなどの種々の半導体素子の性能向上に向けては、シミュレーションによる性能予測とそれに基づくデバイス設計が不可欠である。その目的の為に、近年の量子コンピューティング技術の進展を如何に援用するかという開拓的研究は極めて重要である。本研究課題ではそのような目論見のもと、半導体デバイスシミュレーションを目的としたゲート型量子計算アルゴリズムの実装研究を検討しているが、2022年度は、代表的な量子アルゴリズムの1つであるHHL(Harrow-Hassidim-Lloyd)アルゴリズムを、特に電極境界で電場がゼロであるノイマン境界条件の下での半導体ナノワイヤpn接合のポアソン方程式の求解に適用する事について検討した。ノイマン境界条件を実装するために提案した量子ゲート回路のモデルは、容量行列Aの隣接する固有値の等間隔性が重要な役割を果たす4サイトモデルにおいて従来の方法によって得られた解をうまく再現することが示された。更に、4サイトモデルに対しての検討を通じて、この基本的なアイデアは、行列Aの下位の固有値が可能な限り等間隔になる事を可能にする不均一グリッドを適切に設計することにより一般に2^nサイトモデルに直接適用できる事が期待され、その1例として8サイトモデルに対して適用した結果、実際に従来解法で得られた結果を再現する事が示された。この際、電荷分布の空間変化が緩やかである場合にこの手法がより優位性を持つ事も明らかにした。この手法においては、不均一メッシュを用いる事によりより少ないレジスタ量子ビット数での可能にしており、この事から、ノイズ耐性の面でも優位性がある事が期待される。また、上記課題を実施する上で、電荷分布を表現する入力量子状態を生成するための量子機械学習的手法についても実装し、この部分は今後の研究の展開において有用な準備検討となっている。