自己整合工程を用いたシリコン集積化単電子素子回路の設計および試作

使用自对准工艺的硅集成单电子元件电路的设计和原型制作

基本信息

  • 批准号:
    08750406
  • 负责人:
  • 金额:
    $ 0.58万
  • 依托单位:
  • 依托单位国家:
    日本
  • 项目类别:
    Grant-in-Aid for Encouragement of Young Scientists (A)
  • 财政年份:
    1996
  • 资助国家:
    日本
  • 起止时间:
    1996 至 无数据
  • 项目状态:
    已结题

项目摘要

(1)リセス構造を有する単電子素子の作製シミュレーションによるポテンシャル及びキャリア分布解析に基づいてリセス構造を有する単電子素子サイズの設計を行い、その作製を行った。当初、工程中にリフトオフを使用していたのを検討し改め、歩留まりの大幅な向上を得た。これによりシリコン単電子素子の自己整合工程がほぼ確立できたと云える。この後直ぐに引続いて3端子電気的測定を行う予定である。(2)RIEによるシリコン微細加工上記のウェットプロセスに加えて、将来的に更にドライプロセスが必要になることを鑑みてRIE(反応性イオンエッチング)によるシリコン微細加工の条件出しを行った。その結果、幅100nm程度のトレンチが異方性良く得られた。線幅の減少、アスペクト比の向上、損傷の低減などエッチングの最適化を続行中である。(3)非対称トンネル障壁を有する単電子素子作製工程の検討アイランドの配列を作製しそれを配線で相互に接続してキャパシタンス・アレイを作製することで、我々の研究グループで提案している非対称トンネル障壁の特徴を活かした単電子素子回路を作製できることを検討し、その結果を今年度中に特許として申請する予定である。また2次元配列の準備として、非対称トンネル障壁の1次元配列回路の動作特性をシミュレーションし、単電子一方向輸送がより容易になり、回路の設計の自由度が増すことを確認した。
(1) リ セ ス a す を construction る 単 の son electronic element system シ ミ ュ レ ー シ ョ ン に よ る ポ テ ン シ ャ ル and び キ ャ リ ア distribution analytic に base づ い て リ セ ス a す を construction る 単 electronic element child サ イ ズ の design を い, そ の cropping を line っ た. At the beginning, engineering in に リ フ ト オ フ を use し て い た の を beg し 検 め instead, step left ま り の た な を up sharply. <s:1> れによ れによ シリコ 単 単 単 単 electron-atom <s:1> self-integration engineering がほぼ establish で たと たと たと cloud える. The determination of the electrical quantity at terminal 3 of the ぐに ぐに direct lead 続 て て て を row う presetting である. (2) the RIE に よ る シ リ コ ン microfabrication written の ウ ェ ッ ト プ ロ セ ス に plus え て, future に に ド ラ イ プ ロ セ ス が necessary に な る こ と を guide み て RIE (anti 応 イ オ ン エ ッ チ ン グ) に よ る シ リ コ ン microfabrication の conditions out し を line っ た. Youdaoplaceholder0 そ results, amplitude 100nm degree トレ トレ チが チが anisotropy is good く to られた. The amplitude of the line decreases, the アスペ and ト increase compared to the <s:1>, the damage <s:1> is reduced by な <s:1> エッチ and グ グ, and the optimization of を続 in the line である is achieved. (3) the said seaborne ト ン ネ ル barrier を have す る 単 electronic element as system engineering の beg ア 検 イ ラ ン ド の match column を cropping し そ れ を wiring で に connect each other 続 し て キ ャ パ シ タ ン ス · ア レ イ を cropping す る こ と で, I 々 の research グ ル ー プ で proposal し て い る non said seaborne ト ン ネ ル barrier の, 徴 を live か し た 単 electronic element system loop を son で き る こ Youdaoplaceholder0 sought て, そ とを検 results を in the middle of this year に granted と て application する approved である. の ま た twice first wife to と し て, said seaborne ト ン ネ ル barrier の 1 tselischeva column loop の action features を シ ミ ュ レ ー シ ョ ン し, 単 electronic direction conveying が よ り easy に な の の り, circuit design degrees of freedom が raised す こ と を confirm し た.

项目成果

期刊论文数量(0)
专著数量(0)
科研奖励数量(0)
会议论文数量(0)
专利数量(0)
Y.Matsumoto,T.Hanajiri,T.Toyabe,T.Sugano: ""Advantages of the Asymmetric Tunnel Barrier for High Density Integration of Single Electron Devices"" Proc.of Int.Symp.on Formation,Physics snd Device Application of Ouantum Dot Structures. pp.144〜pp.144 (1996)
Y.Matsumoto,T.Hanajiri,T.Toyabe,T.Sugano:““单电子器件高密度集成的非对称隧道势垒的优点””Proc.of Int.Symp.on Formation、Physics snd Device Application of Ouantum点结构。144~144页(1996)
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    0
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    中村 修
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  • 期刊:
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  • 期刊:
  • 影响因子:
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  • 通讯作者:
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  • DOI:
  • 发表时间:
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  • 作者:
    菅沼 奈央;佐藤 枢;秋里 宗次郎;三上 亮太;高橋 侑太郎;芦沢 優吾;酒井 政道;中村 修;花尻 達郎;中島 義賢;徳田 正秀;藤井 泰彦
  • 通讯作者:
    藤井 泰彦

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非対称トンネル障壁を用いた単電子素子の設計及び試作
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