SystemVerilog Modeling of Analog Circuits: A Method of Mixed-Signal SoC Validation
模拟电路的 SystemVerilog 建模:一种混合信号 SoC 验证方法
基本信息
- 批准号:420349-2012
- 负责人:
- 金额:$ 1.53万
- 依托单位:
- 依托单位国家:加拿大
- 项目类别:Postgraduate Scholarships - Doctoral
- 财政年份:2012
- 资助国家:加拿大
- 起止时间:2012-01-01 至 2013-12-31
- 项目状态:已结题
- 来源:
- 关键词:
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模拟电路的 SystemVerilog 建模:一种混合信号 SoC 验证方法
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模拟电路的 SystemVerilog 建模:一种混合信号 SoC 验证方法
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- 资助金额:
$ 1.53万 - 项目类别:
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Research Grants
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- 资助金额:
$ 1.53万 - 项目类别:
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- 批准号:
21310115 - 财政年份:2009
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$ 1.53万 - 项目类别:
Grant-in-Aid for Scientific Research (B)
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