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Robust Buffer and Wire Sizing for Modern Clock Networks in Integrated Circuits
集成电路中现代时钟网络的稳健缓冲器和线径调整
基本信息
- 批准号：442936-2013
- 负责人：
- 金额：$ 2.55万
- 依托单位：
- 依托单位国家：加拿大
- 项目类别：Alexander Graham Bell Canada Graduate Scholarships - Doctoral
- 财政年份：2014
- 资助国家：加拿大
- 起止时间：2014-01-01 至 2015-12-31
- 项目状态：已结题
- 来源：
- 关键词：
项目摘要
Integrated circuits, Physical design, Clock network, Buffer sizing, Wire sizing, Robust optimization, Geometric programming, Process variation, Design for manufacturability, Computer-aided design
集成电路，物理设计，时钟网络，缓冲器尺寸，布线尺寸，鲁棒优化，几何规划，工艺变异，可制造性设计，计算机辅助设计
项目成果
期刊论文数量（0）
专著数量（0）
科研奖励数量（0）
会议论文数量（0）
专利数量（0）
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集成电路中现代时钟网络的稳健缓冲器和线径调整
- 批准号：
442936-2013 - 财政年份：2013
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- 资助金额：
$ 2.55万 - 项目类别：
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- 资助金额：
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22K12049 - 财政年份：2022
- 资助金额：
$ 2.55万 - 项目类别：
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2109765 - 财政年份：2022
- 资助金额：
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