非二进制LDPC码解码器设计关键技术研究

LDPC码是当前数字通信中一项先进的信道编码技术，二进制LDPC码在码长足够长时具有接近香农极限的纠错性能。而在码长不是很长时，非二进制LDPC码相比传统的二进制码具有明显的性能优势，其解码器实现复杂度太高的问题是当前制约其应用的主要瓶颈。非二进制LDPC码解码器的设计涉及解码算法的优化、算法到硬件映射的高层次优化和专用数字信号处理电路的实现问题。本项目从算法级以及硬件架构层次入手研究其高效实现的相关关键技术。项目已完成的研究工作包括：.1）适用于准循环LDPC码的解码器设计方案。该方案基于Layered min-sum解码算法。为降低解码器功耗，提出一种新型的变长消息策略与相应的比特串行校验节点处理单元结构。这种设计方案可以有效降低解码器功耗，同时保持必要的吞吐率。我们给出符合CMMB标准的QC-LDPC码解码器设计实例，该方案在同类设计中具有一定的优势。.2）详细分析了多种通信标准中所使用LDPC码校验矩阵的结构，在此基础上研究了相应的高效的解码器结构，给出了符合WPAN标准以及10GBase-T标准的LDPC解码器设计实例，分别以320K和820K标准门代价实现了3.2Gb/s和10Gb/s的数据吞吐率。此外，现代数字通信往往需要所使用的LDPC解码器支持多种不同码长和码率的码，这给灵活性LDPC解码器的数据交换模块设计带来了一定的挑战。我们提出了一种数据交换模块的高效VLSI结构，同时给出了适用于WiMax标准的设计实例，该方案在同类设计中具有一定的优势。.3）对于非二进制LDPC码，我们基于Min-Max解码算法提出了一种高效的解码流程。这种解码流程可以有效降低解码器的消息存储需求并降低平均迭代次数。同时，一种非规则量化策略被采用，在达到相近解码性能的情况下，可以进一步降低存储需求。相应的解码架构也被提出。.4）讨论了适用于非二进制LDPC码的高效校验节点处理，提出了全新的校验节点处理算法和校验节点处理单元结构。我们给出了码长为620，码率为1/2，基于GF(32)的非二进制QC-LDPC码解码器的设计实例。论文提出的解码器结构在同类设计中具有一定的竞争力。