本课题面向多模无线应用背景，针对手机通信协议、短距离无线通信协议及数字卫星广播系统等，提出了一种基于全数字锁相环架构的0.8～2.5GHz频率综合器CMOS单芯片实现方案。在新型多模全数字锁相环频率综合器的系统架构基础上，突破了基于全数字锁相环的多模分数分频频率综合器锁相环路设计、低相位噪声的实现、杂散抑制和快速锁定等等若干核心技术问题。研究过程产生了一系列创新技术，诸如：为了覆盖2.5～5 GHz 频带，频综采用了双DCO结构方案，总调谐范围达到67%。在保持较高频率分辨率的基础上增加了频率覆盖范围，实际可覆盖的频带为0.8～4GHz。提出了一种可提高数控振荡器频率分辨率的新型变容管，与传统反型变容管相比，所提出的变容管可以将频率分辨率提高约50%，达到18.5kHz。针对传统结构的可变分频比分频器在边界处发生失效的问题，提出了一种基于可变延时单元的可变分频比分频器。针对锁相环锁定频率位于DCO调谐范围边界处可能会产生的控制字振荡现象，提出了一种控制字钳制模块，通过该模块的使用避免了振荡现象的发生。提出了一种溢出计数器的模块电路，通过和TDC模块配合使用，锁定时间缩短了82%。芯片测试结果显示，此全数字锁相环频率综合器能够覆盖所需的0.8～4GHz频率范围，测得的带内相位噪声为-87～-100dBc/Hz，带外 1MHz频偏处的相位噪声为-116～-124dBc/Hz，参考时钟杂散-49～-55 dBc，频率重构时间57us，频率分辨率小于550Hz，满足了通信协议要求。基于全数字锁相环和多模无线应用的频率综合器研究结果对射频收发机单芯片解决方案有着重要的科学意义。众所周知，随着深亚微米工艺的推进，在数字域中利用数字技术处理数据的精度要高于在模拟域中对电压信号的处理精度；此外，以往模拟射频模块和数字模块被放置到一块芯片中，共用的衬底使得数字模块产生的噪声很容易耦合到模拟射频模块中，导致模拟射频电路的性能大大恶化，严重威胁系统性能。因此，近年来ADPLL以及基于ADPLL的射频收发器持续成为学术界和工业界的研究热点。本课题的研究成果恰好为模拟射频电路的数字化提供了一种有效的、可行的解决方案，而且非常有利于低功耗、低成本射频收发机单芯片集成，甚至SoC集成。