Rapid Cycle-Accurate Simulator for High-Level Synthesis
Rapid Cycle-Accurate Simulator for High-Level Synthesis
复制标题
用于高级合成的快速周期精确模拟器
DOI：
10.1145/3289602.3293918
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发表时间：
2019
期刊：
影响因子：
--
通讯作者：
Wang, Jie
中科院分区：
文献类型：
--
作者：
Chi, Yuze;Choi, Young-kyu;Cong, Jason;Wang, Jie
高级综合（HLS）设计和低级（板载或RTL）仿真环境之间存在巨大的语义鸿沟，这通常会给非FPGA专家造成障碍。此外，这种低级模拟需要很长时间才能完成。基于软件的HLS仿真器可以帮助弥合这一差距，加快仿真过程;然而，我们发现，目前的FPGA HLS商业软件仿真器有时会产生不正确的结果。为了解决这一问题的正确性，同时保持高速的软件模拟器，本文提出了一种新的HLS仿真流程命名为FLASH。所提出的流程背后的主要思想是从HLS工具中提取调度信息，并在保留C语义的同时自动构建等效的周期精确仿真模型。实验结果表明，FLASH的运行速度比RTL仿真快3个数量级。
A large semantic gap between the high-level synthesis (HLS) design and the low-level (on-board or RTL) simulation environment often creates a barrier for those who are not FPGA experts. Moreover, such low-level simulation takes a long time to complete. Software-based HLS simulators can help bridge this gap and accelerate the simulation process; however, we found that the current FPGA HLS commercial software simulators sometimes produce incorrect results. In order to solve this correctness issue while maintaining the high speed of a software-based simulator, this paper proposes a new HLS simulation flow named FLASH. The main idea behind the proposed flow is to extract the scheduling information from the HLS tool and automatically construct an equivalent cycle-accurate simulation model while preserving C semantics. Experimental results show that FLASH runs three orders of magnitude faster than the RTL simulation.
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