High-density superconductive logic circuits utilizing 0 and π Josephson junctions
High-density superconductive logic circuits utilizing 0 and π Josephson junctions
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利用 0 和 Ω 约瑟夫森结的高密度超导逻辑电路
DOI：
10.1088/2631-8695/ad27f5
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发表时间：
2024
影响因子：
1.7
通讯作者：
Pedram, Massoud
中科院分区：
文献类型：
--
作者：
Razmkhah, Sasan;Pedram, Massoud
超导电子 (SCE) 是一种快速、节能的技术，具有克服传统 CMOS 电子器件尺寸限制的巨大潜力。然而，SCE如今面临的主要挑战是其集成度，其落后于CMOS电路几个数量级。在这项研究中，我们基于 0 和 π 约瑟夫森结中发生的相移原理，创新并模拟了一种新颖的逻辑系列。快速相位逻辑 (FPL) 通过结合半磁通和相位逻辑，消除了对大型电感器环路和分流电阻的需求。因此，约瑟夫森结（JJ）面积仅限制集成密度。使用这种范例设计的单元速度很快，逻辑单元的时钟到 Q 延迟约为 4ps。同时保持接线单元超过 50% 的参数裕度。该逻辑具有高功效，并且可以将 SCE 芯片中的集成度提高至少 100 倍。
Superconductor Electronics (SCE) is a fast and power-efficient technology with great potential for overcoming conventional CMOS electronics' scaling limits. Nevertheless, the primary challenge confronting SCE today is its integration level, which lags several orders of magnitude behind CMOS circuits. In this study, we have innovated and simulated a novel logic family grounded in the principles of phase shifts occurring in 0 and π Josephson junctions. The fast phase logic (FPL) eliminates the need for large inductor loops and shunt resistances by combining the half-flux and phase logic. Therefore, the Josephson junction (JJ) area only limits the integration density. The cells designed with this paradigm are fast, and the clock-to-Q delay for logic cells is about 4ps. While maintaining over 50% parameter margins for wiring cells. This logic is power efficient and can increase the integration by at least 100× in the SCE chips.
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