Cross-Boundary Inductive Timing Optimization for 2.5D Chiplet-Package Co-Design
Cross-Boundary Inductive Timing Optimization for 2.5D Chiplet-Package Co-Design
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2.5D Chiplet-Package 协同设计的跨界感应时序优化
DOI：
10.1145/3453688.3461505
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发表时间：
2021
期刊：
影响因子：
--
通讯作者：
Peng, Yarui
中科院分区：
文献类型：
--
作者：
Kabir, MD Arafat;Petranovic, Dusan;Peng, Yarui
随着2.5D集成的普及，越来越多的小芯片被集成到先进的系统级封装设计中。在这样的系统中，重分布层（RDL）导线变得更长和更密集，对系统性能的影响越来越大。然而，传统的CAD工具忽略了RDL在时序分析中的归纳影响。本文提出了我们的芯片封装协同优化流程，它可以捕获RDL电感对系统性能的影响，并自动调整IO驱动器以补偿电感开销。我们开发了提取和时序分析工具，该工具对RDL线感应时序对2.5D系统性能的影响进行建模，误差在+/-1%以内。我们的研究表明，35%的信号路径通过RDL违反时序要求，因为电感的影响，并保持未被检测到，通过只有基于RC的STA。
With the popularity of 2.5D integration, an increasing number of chiplets are integrated into advanced system-in-package designs. In such systems, redistribution layer (RDL) wires become longer and denser, with a growing impact on system performance. However, RDL inductive impacts in timing analysis are ignored by the traditional CAD tools. This paper presents our chiplet-package co-optimization flow, which can capture the RDL inductance impact on system performance and automatically adjust the IO drivers to compensate for the inductance overhead. We develop our extraction and timing analysis tool that models RDL wire inductive timing impact on 2.5D system performance within +/-1% error. Our study shows 35% signal paths through RDL violate the timing requirement because of the inductive impact, and remain undetected through only RC-based STA.
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